IMB-A180 based design - help with post codes

[Mark C. Mason]

We are bringing up a modified IMB-A180 design, and coreboot appears
to be running off the rails (resets to 0xfffffff0 consistently).

There is only one dimm in the 0 socket, so NUMBER_DIMMS_SUPPORTED
is 1 in buildOpts.c, and devicetree.cb has only i2c address 0xA0.
This appears to work.

There is no superIO, and hence no serial port (yet; I will add a USB 
based debugger soon),
and this has been removed from devicetree.cb.

I'm in the process of finding and mapping all the post codes, but
any wisdom from the community would be appreciated at this point.

The post codes are below; it appears to be getting pretty far along 
(though I am
new to  coreboot and this may be optimistic).

The questions I have are:

     - what is going on at the end?
     - has dimm memory been successfully configured and is in use?
     - should the vga console be functional at this time?  (no sign of 
life there)

It always resets to 0xfffffff0 at the same point at the end of the post 
codes.

Thanks in advance,

Mark Mason
Engineering Design Team


0000000 01 10 10 a0 0f a1 a1 34 37 c0 c1 38 39 c4 7d 7e
0000020 58 5a 58 58 5b 5b 5c 5d 5e 92 94 95 c5 40 01 0a
0000040 46 42 c6 44 96 97 98 03 02 3e 3f 47 48 49 05 3d
0000060 08 00 00 40 41 0e 0b 0d 04 80 81 82 83 10 11 12
0000100 13 42 43 14 18 19 17 18 1a 1c 20 00 00 1f 84 20
0000120 20 85 84 84 84 84 84 84 84 84 84 84 20 85 84 84
0000140 84 84 84 84 84 84 84 84 84 84 84 84 84 84 84 84
0000160 84 84 84 84 84 84 84 84 84 84 84 84 84 84 20 85
0000200 84 84 84 84 84 84 84 84 84 84 85 84 85 84 85 84
0000220 85 84 85 84 85 84 85 84 85 84 85 84 85 84 85 84
0000240 85 84 0e 0b 80 81 82 83 14 18 19 17 18 1a 1c 20
0000260 00 00 1f 84 20 20 85 84 84 84 84 84 84 84 84 84
0000300 84 84 84 84 84 84 20 85 84 84 84 84 84 84 84 84
0000320 84 84 84 84 84 84 84 84 84 84 84 84 84 84 84 84
0000340 84 84 84 84 84 84 84 84 20 85 84 84 84 84 84 84
0000360 84 84 84 84 84 84 84 84 85 84 85 84 85 84 85 84
0000400 85 84 85 84 85 84 85 84 85 84 85 84 85 84 20 13
0000420 86 32 35 85 33 36 84 37 36 84 37 36 84 37 36 84
0000440 37 36 84 37 34 32 35 85 33 36 84 37 36 84 37 36
0000460 84 37 36 84 37 36 84 37 34 4a 4d 4d 3c 4b 4e f0
0000500 f1 f2 f3 f4 f5 f2 f3 f0 f1 f2 f3 f4 f5 f2 f3 50
0000520 60 61 62 54 53 63 99 9a c7 43 d6 d7 d6 d7 d6 d7
0000540 d6 d7 d6 d7 d6 d7 d6 d7 d6 d7 d6 d7 d6 d7 d6 d7
0000560 d6 d7 d6 d7 d6 d7 d6 d7 d6 d7 d6 d7 41 c8 e2 e3
0000600 e2 e3 b6 9c e2 e3 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
0000620 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0001000 e6 e7 9d e6 e7 9e 9f e6 e7 e6 e7 e6 e7 e6 e7 e6
0001020 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 c9 50 13 79 80
0001040 39 40 70 71 72 24 25 24 25 55 24 25 55 55 73 74
0001060 e2 e3 ca e6 e7 b7 a1 a2 e6 e7 e6 e7 e6 e7 e6 e7
0001100 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0002220 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5 e6 e7 e6 e7
0002240 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0002360 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3
0002400 e4 e5 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
0002420 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0002520 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3
0002540 e4 e5 e2 e3 e4 e5 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
0002560 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0002700 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5 e6 e7 e6 e7
0002720 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0003040 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5
0003060 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0003200 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3
0003220 e4 e5 e2 e3 e4 e5 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
0003240 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0003360 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5 e6 e7 e6 e7
0003400 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0003520 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5
0003540 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0003600 e6 e7 a4 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6
0003620 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6
*
0003700 e7 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5 e6 e7 e6
0003720 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6
*
0004020 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 a5 e6 e7
0004040 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3 e4 e5
0004060 e2 e3 e4 e5 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
0004100 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0004220 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5 e6 e7 e6 e7
0004240 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0004360 e6 e7 e6 e7 e6 e7 e6 e7 e2 e3 e4 e5 e2 e3 e4 e5
0004400 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
*
0004440 e6 e7 e6 e7 a8 a9 aa ab e6 e7 e6 e7 e6 e7 e6 e7
0004460 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7 e6 e7
0004500 e6 e7 e6 e7 e6 e7 e6 e7 cb e6 e7 e4 e5 75 75 93
0004520 60 9b 75 75 75 75 75 75 75 75 75 75 75 75 75 75
0004540 75 75 75 75 75 75 75 75 75 75 75 75 75 75 75 75
0004560 75 75 76 77 79 9a e2 e3 cc 52 68 69 6a e2 e3 6b
0004600 55 64 e2 e3 65 ab e2 e3 e6 e7 cd ff e2 e3 ce e6
0004620 e6 e6 e7 ec e2 e3 ed e6 e7 b8 cf e6 e7 e4 e4 e5
0004640 e4 e5 9b 9c 9e 9d 7a 7b f8
0004651

[ron minnich]

      I'd drop every other thing you're doing and get that usb debug port going.
It will save your mind.

But, yes, it seems you're getting pretty far.

ron

[Kyösti Mälkki]

      On 05/30/2014 09:19 PM, Mark C. Mason wrote:
 
 We are bringing up a modified IMB-A180 design, and coreboot appears
 to be running off the rails (resets to 0xfffffff0 consistently).

 There is only one dimm in the 0 socket, so NUMBER_DIMMS_SUPPORTED
 is 1 in buildOpts.c, and devicetree.cb has only i2c address 0xA0.
 This appears to work.

 There is no superIO, and hence no serial port (yet; I will add a USB
 based debugger soon),
 and this has been removed from devicetree.cb.

 I'm in the process of finding and mapping all the post codes, but
 any wisdom from the community would be appreciated at this point.

 The post codes are below; it appears to be getting pretty far along
 (though I am
 new to  coreboot and this may be optimistic).

 The questions I have are:

      - what is going on at the end?
      - has dimm memory been successfully configured and is in use?
      - should the vga console be functional at this time?  (no sign of
 life there)

 It always resets to 0xfffffff0 at the same point at the end of the post
 codes.

 Thanks in advance,

 Mark Mason
 Engineering Design Team
  0004600 55 64 e2 e3 65 ab e2 e3 e6 e7 cd ff e2 e3 ce
e6
 0004620 e6 e6 e7 ec e2 e3 ed e6 e7 b8 cf e6 e7 e4 e4 e5
 0004640 e4 e5 9b 9c 9e 9d 7a 7b f8
 0004651
Decode the last three with this:
    src/include/console/post_codes.h

Seems to be loading and jumping to payload. Note that some payloads 
configurations will hit watchdog and reset in 60 seconds if they cannot 
find boot media.

You can apply the attached patch as a quick hack I recently made to send 
coreboot console text to IO port 0x3f8 without any actual UART hardware.

If necessary, you can also disable any POST displays in menuconfig, and 
change this patch to use IO 0x80. But listening on IO 0x3f8 may give you 
output from payload too.

I'd recommend the USB debug method for any further serious work.

Kyösti

[Dave Frodin]

      Mark,
I captured a port 80 log from a design similar to the IMB-a180 board and it
looks identical.
My guess (if what you are hoping to see is graphics output) is that the
graphics PCI ID doesn't
match the vga bios ID. We normally let seabios load the video bios. Maybe
you could add some
code to dump out the graphics device ID for device 0:1.0. On my system I
get 1002:9835. The
video bios rom image in CBFS would need that ID in it, or the rom would
need to be stored in
CBFS in the generic "vgaroms/" folder (e.g. vgaroms/my_vbios.rom).

Dave



On Fri, May 30, 2014 at 1:50 PM, Kyösti Mälkki <kyosti.malkki(a)gmail.com&gt;
wrote:

  On 05/30/2014 09:19 PM, Mark C. Mason wrote:

 
 We are bringing up a modified IMB-A180 design, and coreboot appears
 to be running off the rails (resets to 0xfffffff0 consistently).

 There is only one dimm in the 0 socket, so NUMBER_DIMMS_SUPPORTED
 is 1 in buildOpts.c, and devicetree.cb has only i2c address 0xA0.
 This appears to work.

 There is no superIO, and hence no serial port (yet; I will add a USB
 based debugger soon),
 and this has been removed from devicetree.cb.

 I'm in the process of finding and mapping all the post codes, but
 any wisdom from the community would be appreciated at this point.

 The post codes are below; it appears to be getting pretty far along
 (though I am
 new to  coreboot and this may be optimistic).

 The questions I have are:

      - what is going on at the end?
      - has dimm memory been successfully configured and is in use?
      - should the vga console be functional at this time?  (no sign of
 life there)

 It always resets to 0xfffffff0 at the same point at the end of the post
 codes.

 Thanks in advance,

 Mark Mason
 Engineering Design Team

  0004600 55 64 e2 e3 65 ab e2 e3 e6 e7 cd ff e2 e3 ce e6
  0004620 e6 e6 e7 ec e2 e3 ed e6 e7 b8 cf e6 e7 e4
e4 e5
 0004640 e4 e5 9b 9c 9e 9d 7a 7b f8
 0004651

 Decode the last three with this:
    src/include/console/post_codes.h

 Seems to be loading and jumping to payload. Note that some payloads
 configurations will hit watchdog and reset in 60 seconds if they cannot
 find boot media.

 You can apply the attached patch as a quick hack I recently made to send
 coreboot console text to IO port 0x3f8 without any actual UART hardware.

 If necessary, you can also disable any POST displays in menuconfig, and
 change this patch to use IO 0x80. But listening on IO 0x3f8 may give you
 output from payload too.

 I'd recommend the USB debug method for any further serious work.

 Kyösti

 --
 coreboot mailing list: coreboot(a)coreboot.org
 http://www.coreboot.org/mailman/listinfo/coreboot