Patch set updated for coreboot: soc/intel/apollolake: Use the new SPI driver interface
by Furquan Shaikh 01 Dec '16
by Furquan Shaikh 01 Dec '16
01 Dec '16
Furquan Shaikh (furquan(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17562
-gerrit
commit 13dd9dc7a7151cdf4a7dff9b7b519b8a2fd826fa
Author: Furquan Shaikh <furquan(a)chromium.org>
Date: Mon Nov 21 12:41:20 2016 -0800
soc/intel/apollolake: Use the new SPI driver interface
1. Define controller for fast SPI.
2. Separate out functions that are specific to SPI and flash controller
in different files.
BUG=chrome-os-partner:59832
BRANCH=None
TEST=Compiles successfully for reef.
Change-Id: If07db9d27bbf4f4eb6024175cb7753c6cf4fb793
Signed-off-by: Furquan Shaikh <furquan(a)chromium.org>
---
src/soc/intel/apollolake/Kconfig | 1 +
src/soc/intel/apollolake/Makefile.inc | 6 +
src/soc/intel/apollolake/bootblock/bootblock.c | 3 +-
src/soc/intel/apollolake/chip.c | 15 +-
src/soc/intel/apollolake/flash_ctrlr.c | 390 ++++++++++++++++++++
src/soc/intel/apollolake/include/soc/flash_ctrlr.h | 93 +++++
src/soc/intel/apollolake/include/soc/spi.h | 91 -----
src/soc/intel/apollolake/mmap_boot.c | 4 +-
src/soc/intel/apollolake/romstage.c | 10 +-
src/soc/intel/apollolake/spi.c | 404 +--------------------
10 files changed, 526 insertions(+), 491 deletions(-)
diff --git a/src/soc/intel/apollolake/Kconfig b/src/soc/intel/apollolake/Kconfig
index 092102c..9126c36 100644
--- a/src/soc/intel/apollolake/Kconfig
+++ b/src/soc/intel/apollolake/Kconfig
@@ -62,6 +62,7 @@ config CPU_SPECIFIC_OPTIONS
select SOC_INTEL_COMMON
select SOC_INTEL_COMMON_GFX_OPREGION
select ADD_VBT_DATA_FILE
+ select SPI_GENERIC
config CHROMEOS
select CHROMEOS_RAMOOPS_DYNAMIC
diff --git a/src/soc/intel/apollolake/Makefile.inc b/src/soc/intel/apollolake/Makefile.inc
index 24b5035..d058ddb 100644
--- a/src/soc/intel/apollolake/Makefile.inc
+++ b/src/soc/intel/apollolake/Makefile.inc
@@ -12,6 +12,7 @@ bootblock-y += bootblock/bootblock.c
bootblock-y += bootblock/cache_as_ram.S
bootblock-y += bootblock/bootblock.c
bootblock-y += car.c
+bootblock-y += flash_ctrlr.c
bootblock-y += gpio.c
bootblock-y += heci.c
bootblock-y += itss.c
@@ -24,6 +25,7 @@ bootblock-$(CONFIG_SOC_UART_DEBUG) += uart_early.c
romstage-y += car.c
romstage-$(CONFIG_PLATFORM_USES_FSP2_0) += romstage.c
+romstage-y += flash_ctrlr.c
romstage-y += gpio.c
romstage-y += heci.c
romstage-y += i2c_early.c
@@ -38,6 +40,7 @@ romstage-y += pmutil.c
romstage-y += reset.c
romstage-y += spi.c
+smm-y += flash_ctrlr.c
smm-y += mmap_boot.c
smm-y += pmutil.c
smm-y += gpio.c
@@ -50,6 +53,7 @@ ramstage-$(CONFIG_HAVE_ACPI_TABLES) += acpi.c
ramstage-y += cpu.c
ramstage-y += chip.c
ramstage-y += elog.c
+ramstage-y += flash_ctrlr.c
ramstage-y += dsp.c
ramstage-y += gpio.c
ramstage-y += graphics.c
@@ -76,6 +80,7 @@ ramstage-y += spi.c
ramstage-y += xhci.c
postcar-y += exit_car.S
+postcar-y += flash_ctrlr.c
postcar-y += memmap.c
postcar-y += mmap_boot.c
postcar-y += spi.c
@@ -83,6 +88,7 @@ postcar-$(CONFIG_SOC_UART_DEBUG) += uart_early.c
postcar-y += tsc_freq.c
verstage-y += car.c
+verstage-y += flash_ctrlr.c
verstage-y += i2c_early.c
verstage-y += heci.c
verstage-y += memmap.c
diff --git a/src/soc/intel/apollolake/bootblock/bootblock.c b/src/soc/intel/apollolake/bootblock/bootblock.c
index 28a9128..4c393bd 100644
--- a/src/soc/intel/apollolake/bootblock/bootblock.c
+++ b/src/soc/intel/apollolake/bootblock/bootblock.c
@@ -21,6 +21,7 @@
#include <lib.h>
#include <soc/iomap.h>
#include <soc/cpu.h>
+#include <soc/flash_ctrlr.h>
#include <soc/gpio.h>
#include <soc/iosf.h>
#include <soc/mmap_boot.h>
@@ -145,7 +146,7 @@ static void enable_spibar(void)
pci_write_config8(dev, PCI_COMMAND, val);
/* Initialize SPI to allow BIOS to write/erase on flash. */
- spi_init();
+ spi_flash_init();
}
static void enable_pmcbar(void)
diff --git a/src/soc/intel/apollolake/chip.c b/src/soc/intel/apollolake/chip.c
index 32d68cc..d481f3e 100644
--- a/src/soc/intel/apollolake/chip.c
+++ b/src/soc/intel/apollolake/chip.c
@@ -28,6 +28,7 @@
#include <romstage_handoff.h>
#include <soc/iomap.h>
#include <soc/cpu.h>
+#include <soc/flash_ctrlr.h>
#include <soc/intel/common/vbt.h>
#include <soc/itss.h>
#include <soc/nvs.h>
@@ -497,14 +498,14 @@ void platform_fsp_notify_status(enum fsp_notify_phase phase)
}
/*
- * spi_init() needs to run unconditionally on every boot (including resume) to
- * allow write protect to be disabled for eventlog and nvram updates. This needs
- * to be done as early as possible in ramstage. Thus, add a callback for entry
- * into BS_PRE_DEVICE.
+ * spi_flash init() needs to run unconditionally on every boot (including
+ * resume) to allow write protect to be disabled for eventlog and nvram
+ * updates. This needs to be done as early as possible in ramstage. Thus, add a
+ * callback for entry into BS_PRE_DEVICE.
*/
-static void spi_init_cb(void *unused)
+static void spi_flash_init_cb(void *unused)
{
- spi_init();
+ spi_flash_init();
}
-BOOT_STATE_INIT_ENTRY(BS_PRE_DEVICE, BS_ON_ENTRY, spi_init_cb, NULL);
+BOOT_STATE_INIT_ENTRY(BS_PRE_DEVICE, BS_ON_ENTRY, spi_flash_init_cb, NULL);
diff --git a/src/soc/intel/apollolake/flash_ctrlr.c b/src/soc/intel/apollolake/flash_ctrlr.c
new file mode 100644
index 0000000..3374928
--- /dev/null
+++ b/src/soc/intel/apollolake/flash_ctrlr.c
@@ -0,0 +1,390 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * Copyright (C) 2016 Intel Corp.
+ * (Written by Alexandru Gagniuc <alexandrux.gagniuc(a)intel.com> for Intel Corp.)
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; either version 2 of the License, or
+ * (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#define __SIMPLE_DEVICE__
+
+#include <arch/early_variables.h>
+#include <arch/io.h>
+#include <console/console.h>
+#include <device/device.h>
+#include <device/pci.h>
+#include <soc/flash_ctrlr.h>
+#include <soc/intel/common/spi_flash.h>
+#include <soc/pci_devs.h>
+#include <spi_flash.h>
+#include <spi-generic.h>
+#include <stdlib.h>
+#include <string.h>
+
+/* Helper to create a SPI context on API entry. */
+#define BOILERPLATE_CREATE_CTX(ctx) \
+ struct spi_flash_ctx real_ctx; \
+ struct spi_flash_ctx *ctx = &real_ctx; \
+ _get_spi_flash_ctx(ctx)
+
+/*
+ * Anything that's not success is <0. Provided solely for readability, as these
+ * constants are not used outside this file.
+ */
+enum errors {
+ SUCCESS = 0,
+ E_NOT_IMPLEMENTED = -1,
+ E_TIMEOUT = -2,
+ E_HW_ERROR = -3,
+ E_ARGUMENT = -4,
+};
+
+/* Reduce data-passing burden by grouping transaction data in a context. */
+struct spi_flash_ctx {
+ uintptr_t mmio_base;
+ device_t pci_dev;
+ uint32_t hsfsts_on_last_error;
+};
+
+static void _get_spi_flash_ctx(struct spi_flash_ctx *ctx)
+{
+ uint32_t bar;
+
+ /* FIXME: use device definition */
+ ctx->pci_dev = SPI_DEV;
+
+ bar = pci_read_config32(ctx->pci_dev, PCI_BASE_ADDRESS_0);
+ ctx->mmio_base = bar & ~PCI_BASE_ADDRESS_MEM_ATTR_MASK;
+ ctx->hsfsts_on_last_error = 0;
+}
+
+/* Read register from the SPI flash controller. 'reg' is the register offset. */
+static uint32_t _spi_flash_ctrlr_reg_read(struct spi_flash_ctx *ctx, uint16_t reg)
+{
+ uintptr_t addr = ALIGN_DOWN(ctx->mmio_base + reg, 4);
+ return read32((void *)addr);
+}
+
+uint32_t spi_flash_ctrlr_reg_read(uint16_t reg)
+{
+ BOILERPLATE_CREATE_CTX(ctx);
+ return _spi_flash_ctrlr_reg_read(ctx, reg);
+}
+
+/* Write to register in SPI flash controller. 'reg' is the register offset. */
+static void _spi_flash_ctrlr_reg_write(struct spi_flash_ctx *ctx, uint16_t reg,
+ uint32_t val)
+{
+ uintptr_t addr = ALIGN_DOWN(ctx->mmio_base + reg, 4);
+ write32((void *)addr, val);
+
+}
+
+/*
+ * The hardware datasheet is not clear on what HORD values actually do. It
+ * seems that HORD_SFDP provides access to the first 8 bytes of the SFDP, which
+ * is the signature and revision fields. HORD_JEDEC provides access to the
+ * actual flash parameters, and is most likely what you want to use when
+ * probing the flash from software.
+ * It's okay to rely on SFPD, since the SPI flash controller requires an SFDP
+ * 1.5 or newer compliant SPI flash chip.
+ * NOTE: Due to the register layout of the hardware, all accesses will be
+ * aligned to a 4 byte boundary.
+ */
+static uint32_t read_spi_flash_sfdp_param(struct spi_flash_ctx *ctx,
+ uint16_t sfdp_reg)
+{
+ uint32_t ptinx_index = sfdp_reg & SPIBAR_PTINX_IDX_MASK;
+ _spi_flash_ctrlr_reg_write(ctx, SPIBAR_PTINX,
+ ptinx_index | SPIBAR_PTINX_HORD_JEDEC);
+ return _spi_flash_ctrlr_reg_read(ctx, SPIBAR_PTDATA);
+}
+
+/* Fill FDATAn FIFO in preparation for a write transaction. */
+static void fill_xfer_fifo(struct spi_flash_ctx *ctx, const void *data,
+ size_t len)
+{
+ len = min(len, SPIBAR_FDATA_FIFO_SIZE);
+
+ /* YES! memcpy() works. FDATAn does not require 32-bit accesses. */
+ memcpy((void*)(ctx->mmio_base + SPIBAR_FDATA(0)), data, len);
+}
+
+/* Drain FDATAn FIFO after a read transaction populates data. */
+static void drain_xfer_fifo(struct spi_flash_ctx *ctx, void *dest, size_t len)
+{
+ len = min(len, SPIBAR_FDATA_FIFO_SIZE);
+
+ /* YES! memcpy() works. FDATAn does not require 32-bit accesses. */
+ memcpy(dest, (void*)(ctx->mmio_base + SPIBAR_FDATA(0)), len);
+}
+
+/* Fire up a transfer using the hardware sequencer. */
+static void start_hwseq_xfer(struct spi_flash_ctx *ctx, uint32_t hsfsts_cycle,
+ uint32_t flash_addr, size_t len)
+{
+ /* Make sure all W1C status bits get cleared. */
+ uint32_t hsfsts = SPIBAR_HSFSTS_W1C_BITS;
+ /* Set up transaction parameters. */
+ hsfsts |= hsfsts_cycle & SPIBAR_HSFSTS_FCYCLE_MASK;
+ hsfsts |= SPIBAR_HSFSTS_FBDC(len - 1);
+
+ _spi_flash_ctrlr_reg_write(ctx, SPIBAR_FADDR, flash_addr);
+ _spi_flash_ctrlr_reg_write(ctx, SPIBAR_HSFSTS_CTL,
+ hsfsts | SPIBAR_HSFSTS_FGO);
+}
+
+static void print_xfer_error(struct spi_flash_ctx *ctx,
+ const char *failure_reason, uint32_t flash_addr)
+{
+ printk(BIOS_ERR, "SPI Transaction %s at flash offset %x.\n"
+ "\tHSFSTS = 0x%08x\n",
+ failure_reason, flash_addr, ctx->hsfsts_on_last_error);
+}
+
+static int wait_for_hwseq_xfer(struct spi_flash_ctx *ctx)
+{
+ uint32_t hsfsts;
+ do {
+ hsfsts = _spi_flash_ctrlr_reg_read(ctx, SPIBAR_HSFSTS_CTL);
+
+ if (hsfsts & SPIBAR_HSFSTS_FCERR) {
+ ctx->hsfsts_on_last_error = hsfsts;
+ return E_HW_ERROR;
+ }
+ /* TODO: set up timer and abort on timeout */
+ } while (!(hsfsts & SPIBAR_HSFSTS_FDONE));
+
+ return SUCCESS;
+}
+
+/* Execute SPI flash transfer. This is a blocking call. */
+static int exec_sync_hwseq_xfer(struct spi_flash_ctx *ctx,
+ uint32_t hsfsts_cycle, uint32_t flash_addr,
+ size_t len)
+{
+ int ret;
+ start_hwseq_xfer(ctx, hsfsts_cycle, flash_addr, len);
+ ret = wait_for_hwseq_xfer(ctx);
+ if (ret != SUCCESS) {
+ const char *reason = (ret == E_TIMEOUT) ? "timeout" : "error";
+ print_xfer_error(ctx, reason, flash_addr);
+ }
+ return ret;
+}
+
+unsigned int spi_crop_chunk(unsigned int cmd_len, unsigned int buf_len)
+{
+ return MIN(buf_len, SPIBAR_FDATA_FIFO_SIZE);
+}
+
+/*
+ * Write-protection status for BIOS region (BIOS_CONTROL register):
+ * EISS/WPD bits 00 01 10 11
+ * -- -- -- --
+ * normal mode RO RW RO RO
+ * SMM mode RO RW RO RW
+ */
+void spi_flash_init(void)
+{
+ uint32_t bios_ctl;
+
+ BOILERPLATE_CREATE_CTX(ctx);
+
+ bios_ctl = pci_read_config32(ctx->pci_dev, SPIBAR_BIOS_CONTROL);
+ bios_ctl |= SPIBAR_BIOS_CONTROL_WPD;
+ bios_ctl &= ~SPIBAR_BIOS_CONTROL_EISS;
+
+ /* Enable Prefetching and caching. */
+ bios_ctl |= SPIBAR_BIOS_CONTROL_PREFETCH_ENABLE;
+ bios_ctl &= ~SPIBAR_BIOS_CONTROL_CACHE_DISABLE;
+
+ pci_write_config32(ctx->pci_dev, SPIBAR_BIOS_CONTROL, bios_ctl);
+}
+
+/* Flash device operations. */
+static struct spi_flash boot_flash CAR_GLOBAL;
+
+static int nuclear_spi_flash_erase(const struct spi_flash *flash,
+ uint32_t offset, size_t len)
+{
+ int ret;
+ size_t erase_size;
+ uint32_t erase_cycle;
+
+ BOILERPLATE_CREATE_CTX(ctx);
+
+ if (!IS_ALIGNED(offset, 4 * KiB) || !IS_ALIGNED(len, 4 * KiB)) {
+ printk(BIOS_ERR, "BUG! SPI erase region not sector aligned.\n");
+ return E_ARGUMENT;
+ }
+
+ while (len) {
+ if (IS_ALIGNED(offset, 64 * KiB) && (len >= 64 * KiB)) {
+ erase_size = 64 * KiB;
+ erase_cycle = SPIBAR_HSFSTS_CYCLE_64K_ERASE;
+ } else {
+ erase_size = 4 * KiB;
+ erase_cycle = SPIBAR_HSFSTS_CYCLE_4K_ERASE;
+ }
+ printk(BIOS_SPEW, "Erasing flash addr %x + %zu KiB\n",
+ offset, erase_size / KiB);
+
+ ret = exec_sync_hwseq_xfer(ctx, erase_cycle, offset, 0);
+ if (ret != SUCCESS)
+ return ret;
+
+ offset += erase_size;
+ len -= erase_size;
+ }
+
+ return SUCCESS;
+}
+
+/*
+ * Ensure read/write xfer len is not greater than SPIBAR_FDATA_FIFO_SIZE and
+ * that the operation does not cross 256-byte boundary.
+ */
+static size_t get_xfer_len(uint32_t addr, size_t len)
+{
+ size_t xfer_len = min(len, SPIBAR_FDATA_FIFO_SIZE);
+ size_t bytes_left = ALIGN_UP(addr, 256) - addr;
+
+ if (bytes_left)
+ xfer_len = min(xfer_len, bytes_left);
+
+ return xfer_len;
+}
+
+static int nuclear_spi_flash_read(const struct spi_flash *flash, uint32_t addr,
+ size_t len, void *buf)
+{
+ int ret;
+ size_t xfer_len;
+ uint8_t *data = buf;
+
+ BOILERPLATE_CREATE_CTX(ctx);
+
+ while (len) {
+ xfer_len = get_xfer_len(addr, len);
+
+ ret = exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_READ,
+ addr, xfer_len);
+ if (ret != SUCCESS)
+ return ret;
+
+ drain_xfer_fifo(ctx, data, xfer_len);
+
+ addr += xfer_len;
+ data += xfer_len;
+ len -= xfer_len;
+ }
+
+ return SUCCESS;
+}
+
+static int nuclear_spi_flash_write(const struct spi_flash *flash, uint32_t addr,
+ size_t len, const void *buf)
+{
+ int ret;
+ size_t xfer_len;
+ const uint8_t *data = buf;
+
+ BOILERPLATE_CREATE_CTX(ctx);
+
+ while (len) {
+ xfer_len = get_xfer_len(addr, len);
+ fill_xfer_fifo(ctx, data, xfer_len);
+
+ ret = exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_WRITE,
+ addr, xfer_len);
+ if (ret != SUCCESS)
+ return ret;
+
+ addr += xfer_len;
+ data += xfer_len;
+ len -= xfer_len;
+ }
+
+ return SUCCESS;
+}
+
+static int nuclear_spi_flash_status(const struct spi_flash *flash, uint8_t *reg)
+{
+ int ret;
+ BOILERPLATE_CREATE_CTX(ctx);
+
+ ret = exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_RD_STATUS, 0,
+ sizeof(*reg));
+ if (ret != SUCCESS)
+ return ret;
+
+ drain_xfer_fifo(ctx, reg, sizeof(*reg));
+ return ret;
+}
+
+/*
+ * We can't use FDOC and FDOD to read FLCOMP, as previous platforms did.
+ * For details see:
+ * Ch 31, SPI: p. 194
+ * The size of the flash component is always taken from density field in the
+ * SFDP table. FLCOMP.C0DEN is no longer used by the Flash Controller.
+ */
+struct spi_flash *spi_flash_programmer_probe(struct spi_slave *dev, int force)
+{
+ BOILERPLATE_CREATE_CTX(ctx);
+ struct spi_flash *flash;
+ uint32_t flash_bits;
+
+ flash = car_get_var_ptr(&boot_flash);
+
+ /*
+ * bytes = (bits + 1) / 8;
+ * But we need to do the addition in a way which doesn't overflow for
+ * 4 Gbit devices (flash_bits == 0xffffffff).
+ */
+ /* FIXME: Don't hardcode 0x04 ? */
+ flash_bits = read_spi_flash_sfdp_param(ctx, 0x04);
+ flash->size = (flash_bits >> 3) + 1;
+
+ flash->spi = dev;
+ flash->name = "Apollolake hardware sequencer";
+
+ /* Can erase both 4 KiB and 64 KiB chunks. Declare the smaller size. */
+ flash->sector_size = 4 * KiB;
+ /*
+ * FIXME: Get erase+cmd, and status_cmd from SFDP.
+ *
+ * flash->erase_cmd = ???
+ * flash->status_cmd = ???
+ */
+
+ flash->internal_write = nuclear_spi_flash_write;
+ flash->internal_erase = nuclear_spi_flash_erase;
+ flash->internal_read = nuclear_spi_flash_read;
+ flash->internal_status = nuclear_spi_flash_status;
+
+ return flash;
+}
+
+int spi_flash_get_fpr_info(struct fpr_info *info)
+{
+ BOILERPLATE_CREATE_CTX(ctx);
+
+ if (!ctx->mmio_base)
+ return -1;
+
+ info->base = ctx->mmio_base + SPIBAR_FPR_BASE;
+ info->max = SPIBAR_FPR_MAX;
+
+ return 0;
+}
diff --git a/src/soc/intel/apollolake/include/soc/flash_ctrlr.h b/src/soc/intel/apollolake/include/soc/flash_ctrlr.h
new file mode 100644
index 0000000..5b9c622
--- /dev/null
+++ b/src/soc/intel/apollolake/include/soc/flash_ctrlr.h
@@ -0,0 +1,93 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * Copyright (C) 2016 Intel Corp.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; either version 2 of the License, or
+ * (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#ifndef _SOC_APOLLOLAKE_SPI_H_
+#define _SOC_APOLLOLAKE_SPI_H_
+
+/* PCI configuration registers */
+#define SPIBAR_BIOS_CONTROL 0xdc
+/* Bit definitions for BIOS_CONTROL */
+#define SPIBAR_BIOS_CONTROL_WPD (1 << 0)
+#define SPIBAR_BIOS_CONTROL_CACHE_DISABLE (1 << 2)
+#define SPIBAR_BIOS_CONTROL_PREFETCH_ENABLE (1 << 3)
+#define SPIBAR_BIOS_CONTROL_EISS (1 << 5)
+
+/* Maximum bytes of data that can fit in FDATAn registers */
+#define SPIBAR_FDATA_FIFO_SIZE 0x40
+
+/* Register offsets from the MMIO region base (PCI_BASE_ADDRESS_0) */
+#define SPIBAR_BIOS_BFPREG 0x00
+#define SPIBAR_HSFSTS_CTL 0x04
+#define SPIBAR_FADDR 0x08
+#define SPIBAR_FDATA(n) (0x10 + ((n) & 0xf) * 4)
+#define SPIBAR_FPR_BASE 0x84
+#define SPIBAR_PTINX 0xcc
+#define SPIBAR_PTDATA 0xd0
+
+#define SPIBAR_FPR_MAX 5
+
+/* Bit definitions and masks for BIOS_BFPREG register. */
+#define SPIBAR_BFPREG_PRB_MASK (0x7fff)
+#define SPIBAR_BFPREG_PRL_SHIFT (16)
+#define SPIBAR_BFPREG_PRL_MASK (0x7fff << SPIBAR_BFPREG_PRL_SHIFT)
+#define SPIBAR_BFPREG_SBRS (1 << 31)
+
+/* Bit definitions for HSFSTS_CTL register */
+#define SPIBAR_HSFSTS_FBDC_MASK (0x3f << 24)
+#define SPIBAR_HSFSTS_FBDC(n) (((n) << 24) & SPIBAR_HSFSTS_FBDC_MASK)
+#define SPIBAR_HSFSTS_WET (1 << 21)
+#define SPIBAR_HSFSTS_FCYCLE_MASK (0xf << 17)
+#define SPIBAR_HSFSTS_FCYCLE(cyc) (((cyc) << 17) & SPIBAR_HSFSTS_FCYCLE_MASK)
+#define SPIBAR_HSFSTS_FGO (1 << 16)
+#define SPIBAR_HSFSTS_FLOCKDN (1 << 15)
+#define SPIBAR_HSFSTS_FDV (1 << 14)
+#define SPIBAR_HSFSTS_FDOPSS (1 << 13)
+#define SPIBAR_HSFSTS_SAF_CE (1 << 8)
+#define SPIBAR_HSFSTS_SAF_ACTIVE (1 << 7)
+#define SPIBAR_HSFSTS_SAF_LE (1 << 6)
+#define SPIBAR_HSFSTS_SCIP (1 << 5)
+#define SPIBAR_HSFSTS_SAF_DLE (1 << 4)
+#define SPIBAR_HSFSTS_SAF_ERROR (1 << 3)
+#define SPIBAR_HSFSTS_AEL (1 << 2)
+#define SPIBAR_HSFSTS_FCERR (1 << 1)
+#define SPIBAR_HSFSTS_FDONE (1 << 0)
+#define SPIBAR_HSFSTS_W1C_BITS (0xff)
+/* Supported flash cycle types */
+#define SPIBAR_HSFSTS_CYCLE_READ SPIBAR_HSFSTS_FCYCLE(0)
+#define SPIBAR_HSFSTS_CYCLE_WRITE SPIBAR_HSFSTS_FCYCLE(2)
+#define SPIBAR_HSFSTS_CYCLE_4K_ERASE SPIBAR_HSFSTS_FCYCLE(3)
+#define SPIBAR_HSFSTS_CYCLE_64K_ERASE SPIBAR_HSFSTS_FCYCLE(4)
+#define SPIBAR_HSFSTS_CYCLE_RD_STATUS SPIBAR_HSFSTS_FCYCLE(8)
+
+/* Bit definitions for PTINX register */
+#define SPIBAR_PTINX_COMP_0 (0 << 14)
+#define SPIBAR_PTINX_COMP_1 (1 << 14)
+#define SPIBAR_PTINX_HORD_SFDP (0 << 12)
+#define SPIBAR_PTINX_HORD_PARAM (1 << 12)
+#define SPIBAR_PTINX_HORD_JEDEC (2 << 12)
+#define SPIBAR_PTINX_IDX_MASK 0xffc
+
+/*
+ * Reads status register. On success returns 0 and status contains the value
+ * read from the status register. On error returns -1.
+ */
+int spi_flash_read_status(uint8_t *status);
+
+/* Read SPI controller register. */
+uint32_t spi_flash_ctrlr_reg_read(uint16_t reg);
+
+void spi_flash_init(void);
+#endif
diff --git a/src/soc/intel/apollolake/include/soc/spi.h b/src/soc/intel/apollolake/include/soc/spi.h
deleted file mode 100644
index 4f16a85..0000000
--- a/src/soc/intel/apollolake/include/soc/spi.h
+++ /dev/null
@@ -1,91 +0,0 @@
-/*
- * This file is part of the coreboot project.
- *
- * Copyright (C) 2016 Intel Corp.
- *
- * This program is free software; you can redistribute it and/or modify
- * it under the terms of the GNU General Public License as published by
- * the Free Software Foundation; either version 2 of the License, or
- * (at your option) any later version.
- *
- * This program is distributed in the hope that it will be useful,
- * but WITHOUT ANY WARRANTY; without even the implied warranty of
- * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
- * GNU General Public License for more details.
- */
-
-#ifndef _SOC_APOLLOLAKE_SPI_H_
-#define _SOC_APOLLOLAKE_SPI_H_
-
-/* PCI configuration registers */
-#define SPIBAR_BIOS_CONTROL 0xdc
-/* Bit definitions for BIOS_CONTROL */
-#define SPIBAR_BIOS_CONTROL_WPD (1 << 0)
-#define SPIBAR_BIOS_CONTROL_CACHE_DISABLE (1 << 2)
-#define SPIBAR_BIOS_CONTROL_PREFETCH_ENABLE (1 << 3)
-#define SPIBAR_BIOS_CONTROL_EISS (1 << 5)
-
-/* Maximum bytes of data that can fit in FDATAn registers */
-#define SPIBAR_FDATA_FIFO_SIZE 0x40
-
-/* Register offsets from the MMIO region base (PCI_BASE_ADDRESS_0) */
-#define SPIBAR_BIOS_BFPREG 0x00
-#define SPIBAR_HSFSTS_CTL 0x04
-#define SPIBAR_FADDR 0x08
-#define SPIBAR_FDATA(n) (0x10 + ((n) & 0xf) * 4)
-#define SPIBAR_FPR_BASE 0x84
-#define SPIBAR_PTINX 0xcc
-#define SPIBAR_PTDATA 0xd0
-
-#define SPIBAR_FPR_MAX 5
-
-/* Bit definitions and masks for BIOS_BFPREG register. */
-#define SPIBAR_BFPREG_PRB_MASK (0x7fff)
-#define SPIBAR_BFPREG_PRL_SHIFT (16)
-#define SPIBAR_BFPREG_PRL_MASK (0x7fff << SPIBAR_BFPREG_PRL_SHIFT)
-#define SPIBAR_BFPREG_SBRS (1 << 31)
-
-/* Bit definitions for HSFSTS_CTL register */
-#define SPIBAR_HSFSTS_FBDC_MASK (0x3f << 24)
-#define SPIBAR_HSFSTS_FBDC(n) (((n) << 24) & SPIBAR_HSFSTS_FBDC_MASK)
-#define SPIBAR_HSFSTS_WET (1 << 21)
-#define SPIBAR_HSFSTS_FCYCLE_MASK (0xf << 17)
-#define SPIBAR_HSFSTS_FCYCLE(cyc) (((cyc) << 17) & SPIBAR_HSFSTS_FCYCLE_MASK)
-#define SPIBAR_HSFSTS_FGO (1 << 16)
-#define SPIBAR_HSFSTS_FLOCKDN (1 << 15)
-#define SPIBAR_HSFSTS_FDV (1 << 14)
-#define SPIBAR_HSFSTS_FDOPSS (1 << 13)
-#define SPIBAR_HSFSTS_SAF_CE (1 << 8)
-#define SPIBAR_HSFSTS_SAF_ACTIVE (1 << 7)
-#define SPIBAR_HSFSTS_SAF_LE (1 << 6)
-#define SPIBAR_HSFSTS_SCIP (1 << 5)
-#define SPIBAR_HSFSTS_SAF_DLE (1 << 4)
-#define SPIBAR_HSFSTS_SAF_ERROR (1 << 3)
-#define SPIBAR_HSFSTS_AEL (1 << 2)
-#define SPIBAR_HSFSTS_FCERR (1 << 1)
-#define SPIBAR_HSFSTS_FDONE (1 << 0)
-#define SPIBAR_HSFSTS_W1C_BITS (0xff)
-/* Supported flash cycle types */
-#define SPIBAR_HSFSTS_CYCLE_READ SPIBAR_HSFSTS_FCYCLE(0)
-#define SPIBAR_HSFSTS_CYCLE_WRITE SPIBAR_HSFSTS_FCYCLE(2)
-#define SPIBAR_HSFSTS_CYCLE_4K_ERASE SPIBAR_HSFSTS_FCYCLE(3)
-#define SPIBAR_HSFSTS_CYCLE_64K_ERASE SPIBAR_HSFSTS_FCYCLE(4)
-#define SPIBAR_HSFSTS_CYCLE_RD_STATUS SPIBAR_HSFSTS_FCYCLE(8)
-
-/* Bit definitions for PTINX register */
-#define SPIBAR_PTINX_COMP_0 (0 << 14)
-#define SPIBAR_PTINX_COMP_1 (1 << 14)
-#define SPIBAR_PTINX_HORD_SFDP (0 << 12)
-#define SPIBAR_PTINX_HORD_PARAM (1 << 12)
-#define SPIBAR_PTINX_HORD_JEDEC (2 << 12)
-#define SPIBAR_PTINX_IDX_MASK 0xffc
-
-/*
- * Reads status register. On success returns 0 and status contains the value
- * read from the status register. On error returns -1.
- */
-int spi_read_status(uint8_t *status);
-
-/* Read SPI controller register. */
-uint32_t spi_ctrlr_reg_read(uint16_t reg);
-#endif
diff --git a/src/soc/intel/apollolake/mmap_boot.c b/src/soc/intel/apollolake/mmap_boot.c
index bf2e5b9..7159c24 100644
--- a/src/soc/intel/apollolake/mmap_boot.c
+++ b/src/soc/intel/apollolake/mmap_boot.c
@@ -22,9 +22,9 @@
#include <commonlib/region.h>
#include <console/console.h>
#include <fmap.h>
+#include <soc/flash_ctrlr.h>
#include <soc/intel/common/nvm.h>
#include <soc/mmap_boot.h>
-#include <soc/spi.h>
/*
* BIOS region on the flash is mapped right below 4GiB in the address
@@ -81,7 +81,7 @@ static void bios_mmap_init(void)
* Base and Limit.
* Base and Limit fields are in units of 4KiB.
*/
- uint32_t val = spi_ctrlr_reg_read(SPIBAR_BIOS_BFPREG);
+ uint32_t val = spi_flash_ctrlr_reg_read(SPIBAR_BIOS_BFPREG);
start = (val & SPIBAR_BFPREG_PRB_MASK) * 4 * KiB;
bios_end = (((val & SPIBAR_BFPREG_PRL_MASK) >>
diff --git a/src/soc/intel/apollolake/romstage.c b/src/soc/intel/apollolake/romstage.c
index 039b586..77562c4 100644
--- a/src/soc/intel/apollolake/romstage.c
+++ b/src/soc/intel/apollolake/romstage.c
@@ -32,14 +32,15 @@
#include <fsp/memmap.h>
#include <fsp/util.h>
#include <soc/cpu.h>
+#include <soc/flash_ctrlr.h>
#include <soc/intel/common/mrc_cache.h>
#include <soc/iomap.h>
#include <soc/northbridge.h>
#include <soc/pci_devs.h>
#include <soc/pm.h>
#include <soc/romstage.h>
-#include <soc/spi.h>
#include <soc/uart.h>
+#include <spi_flash.h>
#include <string.h>
#include <timestamp.h>
#include <timer.h>
@@ -316,7 +317,12 @@ void mainboard_save_dimm_info(void)
int get_sw_write_protect_state(void)
{
uint8_t status;
+ struct spi_flash *flash;
+
+ flash = spi_flash_probe(CONFIG_BOOT_DEVICE_SPI_FLASH_BUS, 0);
+ if (!flash)
+ return 0;
/* Return unprotected status if status read fails. */
- return spi_read_status(&status) ? 0 : !!(status & 0x80);
+ return spi_flash_status(flash, &status) ? 0 : !!(status & 0x80);
}
diff --git a/src/soc/intel/apollolake/spi.c b/src/soc/intel/apollolake/spi.c
index 8992fa5..87d4d01 100644
--- a/src/soc/intel/apollolake/spi.c
+++ b/src/soc/intel/apollolake/spi.c
@@ -1,8 +1,7 @@
/*
* This file is part of the coreboot project.
*
- * Copyright (C) 2016 Intel Corp.
- * (Written by Alexandru Gagniuc <alexandrux.gagniuc(a)intel.com> for Intel Corp.)
+ * Copyright 2016 Google Inc.
*
* This program is free software; you can redistribute it and/or modify
* it under the terms of the GNU General Public License as published by
@@ -15,400 +14,29 @@
* GNU General Public License for more details.
*/
-#define __SIMPLE_DEVICE__
-
-#include <arch/early_variables.h>
-#include <arch/io.h>
#include <console/console.h>
-#include <device/device.h>
-#include <device/pci.h>
-#include <soc/intel/common/spi_flash.h>
-#include <soc/pci_devs.h>
-#include <soc/spi.h>
-#include <spi_flash.h>
#include <spi-generic.h>
-#include <stdlib.h>
-#include <string.h>
-
-/* Helper to create a SPI context on API entry. */
-#define BOILERPLATE_CREATE_CTX(ctx) \
- struct spi_ctx real_ctx; \
- struct spi_ctx *ctx = &real_ctx; \
- _spi_get_ctx(ctx)
-
-/*
- * Anything that's not success is <0. Provided solely for readability, as these
- * constants are not used outside this file.
- */
-enum errors {
- SUCCESS = 0,
- E_NOT_IMPLEMENTED = -1,
- E_TIMEOUT = -2,
- E_HW_ERROR = -3,
- E_ARGUMENT = -4,
-};
-
-/* Reduce data-passing burden by grouping transaction data in a context. */
-struct spi_ctx {
- uintptr_t mmio_base;
- device_t pci_dev;
- uint32_t hsfsts_on_last_error;
-};
-
-static void _spi_get_ctx(struct spi_ctx *ctx)
-{
- uint32_t bar;
-
- /* FIXME: use device definition */
- ctx->pci_dev = SPI_DEV;
-
- bar = pci_read_config32(ctx->pci_dev, PCI_BASE_ADDRESS_0);
- ctx->mmio_base = bar & ~PCI_BASE_ADDRESS_MEM_ATTR_MASK;
- ctx->hsfsts_on_last_error = 0;
-}
-
-/* Read register from the SPI controller. 'reg' is the register offset. */
-static uint32_t _spi_ctrlr_reg_read(struct spi_ctx *ctx, uint16_t reg)
-{
- uintptr_t addr = ALIGN_DOWN(ctx->mmio_base + reg, 4);
- return read32((void *)addr);
-}
-
-uint32_t spi_ctrlr_reg_read(uint16_t reg)
-{
- BOILERPLATE_CREATE_CTX(ctx);
- return _spi_ctrlr_reg_read(ctx, reg);
-}
-
-/* Write to register in the SPI controller. 'reg' is the register offset. */
-static void _spi_ctrlr_reg_write(struct spi_ctx *ctx, uint16_t reg,
- uint32_t val)
-{
- uintptr_t addr = ALIGN_DOWN(ctx->mmio_base + reg, 4);
- write32((void *)addr, val);
-
-}
-
-/*
- * The hardware datasheet is not clear on what HORD values actually do. It
- * seems that HORD_SFDP provides access to the first 8 bytes of the SFDP, which
- * is the signature and revision fields. HORD_JEDEC provides access to the
- * actual flash parameters, and is most likely what you want to use when
- * probing the flash from software.
- * It's okay to rely on SFPD, since the SPI controller requires an SFDP 1.5 or
- * newer compliant SPI chip.
- * NOTE: Due to the register layout of the hardware, all accesses will be
- * aligned to a 4 byte boundary.
- */
-static uint32_t read_spi_sfdp_param(struct spi_ctx *ctx, uint16_t sfdp_reg)
-{
- uint32_t ptinx_index = sfdp_reg & SPIBAR_PTINX_IDX_MASK;
- _spi_ctrlr_reg_write(ctx, SPIBAR_PTINX,
- ptinx_index | SPIBAR_PTINX_HORD_JEDEC);
- return _spi_ctrlr_reg_read(ctx, SPIBAR_PTDATA);
-}
-
-/* Fill FDATAn FIFO in preparation for a write transaction. */
-static void fill_xfer_fifo(struct spi_ctx *ctx, const void *data, size_t len)
-{
- len = min(len, SPIBAR_FDATA_FIFO_SIZE);
-
- /* YES! memcpy() works. FDATAn does not require 32-bit accesses. */
- memcpy((void*)(ctx->mmio_base + SPIBAR_FDATA(0)), data, len);
-}
-
-/* Drain FDATAn FIFO after a read transaction populates data. */
-static void drain_xfer_fifo(struct spi_ctx *ctx, void *dest, size_t len)
-{
- len = min(len, SPIBAR_FDATA_FIFO_SIZE);
-
- /* YES! memcpy() works. FDATAn does not require 32-bit accesses. */
- memcpy(dest, (void*)(ctx->mmio_base + SPIBAR_FDATA(0)), len);
-}
-
-/* Fire up a transfer using the hardware sequencer. */
-static void start_hwseq_xfer(struct spi_ctx *ctx, uint32_t hsfsts_cycle,
- uint32_t flash_addr, size_t len)
-{
- /* Make sure all W1C status bits get cleared. */
- uint32_t hsfsts = SPIBAR_HSFSTS_W1C_BITS;
- /* Set up transaction parameters. */
- hsfsts |= hsfsts_cycle & SPIBAR_HSFSTS_FCYCLE_MASK;
- hsfsts |= SPIBAR_HSFSTS_FBDC(len - 1);
-
- _spi_ctrlr_reg_write(ctx, SPIBAR_FADDR, flash_addr);
- _spi_ctrlr_reg_write(ctx, SPIBAR_HSFSTS_CTL,
- hsfsts | SPIBAR_HSFSTS_FGO);
-}
-
-static void print_xfer_error(struct spi_ctx *ctx, const char *failure_reason,
- uint32_t flash_addr)
-{
- printk(BIOS_ERR, "SPI Transaction %s at flash offset %x.\n"
- "\tHSFSTS = 0x%08x\n",
- failure_reason, flash_addr, ctx->hsfsts_on_last_error);
-}
-
-static int wait_for_hwseq_xfer(struct spi_ctx *ctx)
-{
- uint32_t hsfsts;
- do {
- hsfsts = _spi_ctrlr_reg_read(ctx, SPIBAR_HSFSTS_CTL);
-
- if (hsfsts & SPIBAR_HSFSTS_FCERR) {
- ctx->hsfsts_on_last_error = hsfsts;
- return E_HW_ERROR;
- }
- /* TODO: set up timer and abort on timeout */
- } while (!(hsfsts & SPIBAR_HSFSTS_FDONE));
-
- return SUCCESS;
-}
-
-/* Execute SPI transfer. This is a blocking call. */
-static int exec_sync_hwseq_xfer(struct spi_ctx *ctx, uint32_t hsfsts_cycle,
- uint32_t flash_addr, size_t len)
-{
- int ret;
- start_hwseq_xfer(ctx, hsfsts_cycle, flash_addr, len);
- ret = wait_for_hwseq_xfer(ctx);
- if (ret != SUCCESS) {
- const char *reason = (ret == E_TIMEOUT) ? "timeout" : "error";
- print_xfer_error(ctx, reason, flash_addr);
- }
- return ret;
-}
-
-unsigned int spi_crop_chunk(unsigned int cmd_len, unsigned int buf_len)
-{
- return MIN(buf_len, SPIBAR_FDATA_FIFO_SIZE);
-}
-
-/*
- * Write-protection status for BIOS region (BIOS_CONTROL register):
- * EISS/WPD bits 00 01 10 11
- * -- -- -- --
- * normal mode RO RW RO RO
- * SMM mode RO RW RO RW
- */
-void spi_init(void)
-{
- uint32_t bios_ctl;
-
- BOILERPLATE_CREATE_CTX(ctx);
-
- bios_ctl = pci_read_config32(ctx->pci_dev, SPIBAR_BIOS_CONTROL);
- bios_ctl |= SPIBAR_BIOS_CONTROL_WPD;
- bios_ctl &= ~SPIBAR_BIOS_CONTROL_EISS;
-
- /* Enable Prefetching and caching. */
- bios_ctl |= SPIBAR_BIOS_CONTROL_PREFETCH_ENABLE;
- bios_ctl &= ~SPIBAR_BIOS_CONTROL_CACHE_DISABLE;
-
- pci_write_config32(ctx->pci_dev, SPIBAR_BIOS_CONTROL, bios_ctl);
-}
-
-static int nuclear_spi_erase(const struct spi_flash *flash, uint32_t offset,
- size_t len)
-{
- int ret;
- size_t erase_size;
- uint32_t erase_cycle;
-
- BOILERPLATE_CREATE_CTX(ctx);
-
- if (!IS_ALIGNED(offset, 4 * KiB) || !IS_ALIGNED(len, 4 * KiB)) {
- printk(BIOS_ERR, "BUG! SPI erase region not sector aligned.\n");
- return E_ARGUMENT;
- }
-
- while (len) {
- if (IS_ALIGNED(offset, 64 * KiB) && (len >= 64 * KiB)) {
- erase_size = 64 * KiB;
- erase_cycle = SPIBAR_HSFSTS_CYCLE_64K_ERASE;
- } else {
- erase_size = 4 * KiB;
- erase_cycle = SPIBAR_HSFSTS_CYCLE_4K_ERASE;
- }
- printk(BIOS_SPEW, "Erasing flash addr %x + %zu KiB\n",
- offset, erase_size / KiB);
-
- ret = exec_sync_hwseq_xfer(ctx, erase_cycle, offset, 0);
- if (ret != SUCCESS)
- return ret;
-
- offset += erase_size;
- len -= erase_size;
- }
-
- return SUCCESS;
-}
-
-/*
- * Ensure read/write xfer len is not greater than SPIBAR_FDATA_FIFO_SIZE and
- * that the operation does not cross 256-byte boundary.
- */
-static size_t get_xfer_len(uint32_t addr, size_t len)
-{
- size_t xfer_len = min(len, SPIBAR_FDATA_FIFO_SIZE);
- size_t bytes_left = ALIGN_UP(addr, 256) - addr;
-
- if (bytes_left)
- xfer_len = min(xfer_len, bytes_left);
-
- return xfer_len;
-}
-
-static int nuclear_spi_read(const struct spi_flash *flash, uint32_t addr,
- size_t len, void *buf)
-{
- int ret;
- size_t xfer_len;
- uint8_t *data = buf;
-
- BOILERPLATE_CREATE_CTX(ctx);
-
- while (len) {
- xfer_len = get_xfer_len(addr, len);
-
- ret = exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_READ,
- addr, xfer_len);
- if (ret != SUCCESS)
- return ret;
-
- drain_xfer_fifo(ctx, data, xfer_len);
-
- addr += xfer_len;
- data += xfer_len;
- len -= xfer_len;
- }
-
- return SUCCESS;
-}
-
-static int nuclear_spi_write(const struct spi_flash *flash, uint32_t addr,
- size_t len, const void *buf)
-{
- int ret;
- size_t xfer_len;
- const uint8_t *data = buf;
-
- BOILERPLATE_CREATE_CTX(ctx);
-
- while (len) {
- xfer_len = get_xfer_len(addr, len);
- fill_xfer_fifo(ctx, data, xfer_len);
-
- ret = exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_WRITE,
- addr, xfer_len);
- if (ret != SUCCESS)
- return ret;
-
- addr += xfer_len;
- data += xfer_len;
- len -= xfer_len;
- }
-
- return SUCCESS;
-}
-
-static int nuclear_spi_status(const struct spi_flash *flash, uint8_t *reg)
-{
- int ret;
- BOILERPLATE_CREATE_CTX(ctx);
-
- ret = exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_RD_STATUS, 0,
- sizeof(*reg));
- if (ret != SUCCESS)
- return ret;
-
- drain_xfer_fifo(ctx, reg, sizeof(*reg));
- return ret;
-}
-
-static struct spi_flash boot_flash CAR_GLOBAL;
-
-/*
- * We can't use FDOC and FDOD to read FLCOMP, as previous platforms did.
- * For details see:
- * Ch 31, SPI: p. 194
- * The size of the flash component is always taken from density field in the
- * SFDP table. FLCOMP.C0DEN is no longer used by the Flash Controller.
- */
-struct spi_flash *spi_flash_programmer_probe(struct spi_slave *spi, int force)
-{
- BOILERPLATE_CREATE_CTX(ctx);
- struct spi_flash *flash;
- uint32_t flash_bits;
-
- flash = car_get_var_ptr(&boot_flash);
-
- /*
- * bytes = (bits + 1) / 8;
- * But we need to do the addition in a way which doesn't overflow for
- * 4 Gbit devices (flash_bits == 0xffffffff).
- */
- /* FIXME: Don't hardcode 0x04 ? */
- flash_bits = read_spi_sfdp_param(ctx, 0x04);
- flash->size = (flash_bits >> 3) + 1;
-
- flash->spi = spi;
- flash->name = "Apollolake hardware sequencer";
-
- /* Can erase both 4 KiB and 64 KiB chunks. Declare the smaller size. */
- flash->sector_size = 4 * KiB;
- /*
- * FIXME: Get erase+cmd, and status_cmd from SFDP.
- *
- * flash->erase_cmd = ???
- * flash->status_cmd = ???
- */
-
- flash->internal_write = nuclear_spi_write;
- flash->internal_erase = nuclear_spi_erase;
- flash->internal_read = nuclear_spi_read;
- flash->internal_status = nuclear_spi_status;
-
- return flash;
-}
-
-int spi_setup_slave(unsigned int bus, unsigned int cs, struct spi_slave *slave)
-{
- BOILERPLATE_CREATE_CTX(ctx);
-
- /* This is special hardware. We expect bus 0 and CS line 0 here. */
- if ((bus != 0) || (cs != 0))
- return -1;
- slave->bus = bus;
- slave->cs = cs;
- slave->ctrlr = NULL;
-
- return 0;
-}
-
-int spi_read_status(uint8_t *status)
+/* SPI controller managing the fast SPI. */
+static int fast_spi_ctrlr_setup(const struct spi_slave *dev)
{
- BOILERPLATE_CREATE_CTX(ctx);
-
- if (exec_sync_hwseq_xfer(ctx, SPIBAR_HSFSTS_CYCLE_RD_STATUS, 0,
- sizeof(*status)) != SUCCESS)
+ if ((dev->bus != 0) && (dev->cs != 0)) {
+ printk(BIOS_ERR, "%s: Unsupported device "
+ "bus=0x%x,cs=0x%x!\n", __func__, dev->bus, dev->cs);
return -1;
+ }
- drain_xfer_fifo(ctx, status, sizeof(*status));
-
+ printk(BIOS_INFO, "%s: Found controller for device "
+ "(bus=0x%x,cs=0x%x)!!\n", __func__, dev->bus, dev->cs);
return 0;
}
-int spi_flash_get_fpr_info(struct fpr_info *info)
-{
- BOILERPLATE_CREATE_CTX(ctx);
-
- if (!ctx->mmio_base)
- return -1;
+static const struct spi_ctrlr fast_spi_ctrlr = {
+ .setup = fast_spi_ctrlr_setup,
+};
- info->base = ctx->mmio_base + SPIBAR_FPR_BASE;
- info->max = SPIBAR_FPR_MAX;
+const struct spi_ctrlr_buses spi_ctrlr_bus_map[] = {
+ { .ctrlr = &fast_spi_ctrlr, .bus_start = 0, .bus_end = 0 },
+};
- return 0;
-}
+const size_t spi_ctrlr_bus_map_count = ARRAY_SIZE(spi_ctrlr_bus_map);
1
0
01 Dec '16
Furquan Shaikh (furquan(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17561
-gerrit
commit 170b1690df7f70984fd32b65204951f1614131a4
Author: Furquan Shaikh <furquan(a)chromium.org>
Date: Thu Dec 1 07:25:31 2016 -0800
spi: Clean up SPI driver interface
1. Add new structure spi_ctrlr_buses that allows platform to define a
mapping from SPI controller to buses managed by the controller.
2. Provide weak implementations of spi_init and spi_setup_slave that
will be used by platforms using the new interface.
BUG=chrome-os-partner:59832
BRANCH=None
TEST=Compiles successfully
Change-Id: Ia6f47941b786299f4d823895898ffb1b36e02f73
Signed-off-by: Furquan Shaikh <furquan(a)chromium.org>
---
src/drivers/spi/spi-generic.c | 32 ++++++++++++++++++++++++++++++++
src/include/spi-generic.h | 19 +++++++++++++++++++
2 files changed, 51 insertions(+)
diff --git a/src/drivers/spi/spi-generic.c b/src/drivers/spi/spi-generic.c
index 7398ee9..b2c2776 100644
--- a/src/drivers/spi/spi-generic.c
+++ b/src/drivers/spi/spi-generic.c
@@ -41,3 +41,35 @@ int spi_xfer(const struct spi_slave *slave, const void *dout, size_t bytesout,
return -1;
}
+
+void __attribute__((weak)) spi_init(void)
+{
+ /* Default weak implementation - do nothing. */
+}
+
+int __attribute__((weak)) spi_setup_slave(unsigned int bus, unsigned int cs,
+ struct spi_slave *slave)
+{
+ size_t i;
+
+ memset(slave, 0, sizeof(*slave));
+
+ for (i = 0; i < spi_ctrlr_bus_map_count; i++) {
+ if ((spi_ctrlr_bus_map[i].bus_start <= bus) &&
+ (spi_ctrlr_bus_map[i].bus_end >= bus)) {
+ slave->ctrlr = spi_ctrlr_bus_map[i].ctrlr;
+ break;
+ }
+ }
+
+ if (slave->ctrlr == NULL)
+ return -1;
+
+ slave->bus = bus;
+ slave->cs = cs;
+
+ if (slave->ctrlr->setup)
+ return slave->ctrlr->setup(slave);
+
+ return 0;
+}
diff --git a/src/include/spi-generic.h b/src/include/spi-generic.h
index b4a10af..d28fefd 100644
--- a/src/include/spi-generic.h
+++ b/src/include/spi-generic.h
@@ -42,15 +42,34 @@ struct spi_slave {
* claim_bus: Claim SPI bus and prepare for communication.
* release_bus: Release SPI bus.
* xfer: SPI transfer
+ * setup: Setup given SPI device bus.
*/
struct spi_ctrlr {
int (*claim_bus)(const struct spi_slave *slave);
void (*release_bus)(const struct spi_slave *slave);
int (*xfer)(const struct spi_slave *slave, const void *dout,
size_t bytesout, void *din, size_t bytesin);
+ int (*setup)(const struct spi_slave *slave);
};
/*-----------------------------------------------------------------------
+ * Structure defining mapping of SPI buses to controller.
+ *
+ * ctrlr: Pointer to controller structure managing the given SPI buses.
+ * bus_start: Start bus number managed by the controller.
+ * bus_end: End bus number manager by the controller.
+ */
+struct spi_ctrlr_buses {
+ const struct spi_ctrlr *ctrlr;
+ unsigned int bus_start;
+ unsigned int bus_end;
+};
+
+/* Mapping of SPI buses to controllers - should be defined by platform. */
+extern const struct spi_ctrlr_buses spi_ctrlr_bus_map[];
+extern const size_t spi_ctrlr_bus_map_count;
+
+/*-----------------------------------------------------------------------
* Initialization, must be called once on start up.
*
*/
1
0
Patch set updated for coreboot: nb/x4x: Move checkreset before SPD reading
by Arthur Heymans 01 Dec '16
by Arthur Heymans 01 Dec '16
01 Dec '16
Arthur Heymans (arthur(a)aheymans.xyz) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17661
-gerrit
commit e20c521ae224e6a882ac4111f87194eaa0524d83
Author: Arthur Heymans <arthur(a)aheymans.xyz>
Date: Wed Nov 30 20:37:29 2016 +0100
nb/x4x: Move checkreset before SPD reading
It makes no sense to read SPDs if the system will reset anyway.
Change-Id: Id2ad9b04860b3e4939a149eef6b619a496179ff8
Signed-off-by: Arthur Heymans <arthur(a)aheymans.xyz>
---
src/northbridge/intel/x4x/raminit.c | 43 +++++++++++++++++++++++++++++++
src/northbridge/intel/x4x/raminit_ddr2.c | 44 --------------------------------
2 files changed, 43 insertions(+), 44 deletions(-)
diff --git a/src/northbridge/intel/x4x/raminit.c b/src/northbridge/intel/x4x/raminit.c
index 122cab5..c682d1c 100644
--- a/src/northbridge/intel/x4x/raminit.c
+++ b/src/northbridge/intel/x4x/raminit.c
@@ -316,6 +316,47 @@ static void sdram_detect_ram_speed(struct sysinfo *s)
}
}
+static void checkreset_ddr2(struct sysinfo *s)
+{
+ u8 pmcon2;
+ u8 reset = 0;
+ u32 pmir;
+
+ pmir = pci_read_config32(PCI_DEV(0, 0x1f, 0), 0xac);
+
+ if ((MCHBAR32(0xf14) & (1 << 8))) {
+ printk(BIOS_DEBUG, "Waiting for disks to timeout...\n");
+ mdelay(2000);
+ reset = 1;
+ }
+
+ pmcon2 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa2);
+ if (pmcon2 & 0x80) {
+ pmcon2 &= ~0x80;
+ pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2);
+ reset = 1;
+
+ /* do magic 0xf0 thing. */
+ u8 reg8 = pci_read_config8(PCI_DEV(0, 0, 0), 0xf0);
+ pci_write_config8(PCI_DEV(0, 0, 0), 0xf0, reg8 & ~(1 << 2));
+ reg8 = pci_read_config8(PCI_DEV(0, 0, 0), 0xf0);
+ pci_write_config8(PCI_DEV(0, 0, 0), 0xf0, reg8 | (1 << 2));
+ }
+ if (reset) {
+ printk(BIOS_DEBUG, "Reset...\n");
+ /* Do a global reset. only useful on ICH10 */
+ pmir |= (1 << 20);
+ pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xac, pmir);
+ outb(0xe, 0xcf9);
+ asm ("hlt");
+ }
+ pmir &= ~(1 << 20);
+ pmcon |= 0x80;
+ pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2);
+ pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xac, pmir);
+
+}
+
/**
* @param boot_path: 0 = normal, 1 = reset, 2 = resume from s3
*/
@@ -328,6 +369,8 @@ void sdram_initialize(int boot_path, const u8 *spd_map)
pci_write_config8(PCI_DEV(0,0,0), 0xdf, 0xff);
+ checkreset_ddr2();
+
memset(&s, 0, sizeof(struct sysinfo));
s.boot_path = boot_path;
diff --git a/src/northbridge/intel/x4x/raminit_ddr2.c b/src/northbridge/intel/x4x/raminit_ddr2.c
index ff56a27..cf6f1de 100644
--- a/src/northbridge/intel/x4x/raminit_ddr2.c
+++ b/src/northbridge/intel/x4x/raminit_ddr2.c
@@ -254,47 +254,6 @@ static void clkcross_ddr2(struct sysinfo *s)
MCHBAR32(0x70c) = clkxtab[i][j][12];
}
-static void checkreset_ddr2(struct sysinfo *s)
-{
- u8 pmcon2;
- u8 reset = 0;
- u32 pmir;
-
- pmir = pci_read_config32(PCI_DEV(0, 0x1f, 0), 0xac);
-
- if ((MCHBAR32(0xf14) & (1 << 8))) {
- printk(BIOS_DEBUG, "Waiting for disks to timeout...\n");
- mdelay(2000);
- reset = 1;
- }
-
- pmcon2 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa2);
- if (pmcon2 & 0x80) {
- pmcon2 &= ~0x80;
- pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2);
- reset = 1;
-
- /* do magic 0xf0 thing. */
- u8 reg8 = pci_read_config8(PCI_DEV(0, 0, 0), 0xf0);
- pci_write_config8(PCI_DEV(0, 0, 0), 0xf0, reg8 & ~(1 << 2));
- reg8 = pci_read_config8(PCI_DEV(0, 0, 0), 0xf0);
- pci_write_config8(PCI_DEV(0, 0, 0), 0xf0, reg8 | (1 << 2));
- }
- if (reset) {
- printk(BIOS_DEBUG, "Reset...\n");
- /* Do a global reset. only useful on ICH10 */
- pmir |= (1 << 20);
- pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xac, pmir);
- outb(0xe, 0xcf9);
- asm ("hlt");
- }
- pmir &= ~(1 << 20);
- pmcon |= 0x80;
- pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2);
- pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xac, pmir);
-
-}
-
static void setioclk_ddr2(struct sysinfo *s)
{
MCHBAR32(0x1bc) = 0x08060402;
@@ -1872,9 +1831,6 @@ void raminit_ddr2(struct sysinfo *s)
// Select timings based on SPD info
sdram_detect_smallest_params2(s);
- // Reset if required
- checkreset_ddr2(s);
-
// Clear self refresh
MCHBAR32(0xf14) = MCHBAR32(0xf14) | 0x3;
1
0
Patch set updated for coreboot: nb/x4x: Fix raminit unconditionally resetting
by Arthur Heymans 01 Dec '16
by Arthur Heymans 01 Dec '16
01 Dec '16
Arthur Heymans (arthur(a)aheymans.xyz) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17659
-gerrit
commit adbed7c6c7ee30da59bfe29068bf31d6c2f5ba4c
Author: Arthur Heymans <arthur(a)aheymans.xyz>
Date: Wed Nov 30 18:40:38 2016 +0100
nb/x4x: Fix raminit unconditionally resetting
The raminit only succeeds when it starts from a cold boot.
To achieve this it unconditionally did a cold reset.
Now it detects whether it underwent a hot reset (bit 8 of
MCHBAR32(0xf14)) before issuing a cold reset to make raminit work.
It also adds a 2s delay before reset because some disk drives
expect a warm reboot when the OS wants to reboot and therefore are not
shut down properly / in time. If the drive is unexpectedly powered off
which happens during a cold reset, it can cause data loss. Giving the
drive 2 extra seconds can work around this issue.
(A proper fix would be to fix the raminit such that it works on a hot reset)
Change-Id: I6063dd6aed908558155d2523f35d7241ff1f4fde
Signed-off-by: Arthur Heymans <arthur(a)aheymans.xyz>
---
src/northbridge/intel/x4x/raminit_ddr2.c | 22 +++++++++++++++++++---
src/northbridge/intel/x4x/x4x.h | 4 +---
2 files changed, 20 insertions(+), 6 deletions(-)
diff --git a/src/northbridge/intel/x4x/raminit_ddr2.c b/src/northbridge/intel/x4x/raminit_ddr2.c
index b3ee34a..ff56a27 100644
--- a/src/northbridge/intel/x4x/raminit_ddr2.c
+++ b/src/northbridge/intel/x4x/raminit_ddr2.c
@@ -258,10 +258,19 @@ static void checkreset_ddr2(struct sysinfo *s)
{
u8 pmcon2;
u8 reset = 0;
+ u32 pmir;
+
+ pmir = pci_read_config32(PCI_DEV(0, 0x1f, 0), 0xac);
+
+ if ((MCHBAR32(0xf14) & (1 << 8))) {
+ printk(BIOS_DEBUG, "Waiting for disks to timeout...\n");
+ mdelay(2000);
+ reset = 1;
+ }
pmcon2 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa2);
- if (!(pmcon2 & 0x80)) {
- pmcon2 |= 0x80;
+ if (pmcon2 & 0x80) {
+ pmcon2 &= ~0x80;
pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2);
reset = 1;
@@ -273,10 +282,17 @@ static void checkreset_ddr2(struct sysinfo *s)
}
if (reset) {
printk(BIOS_DEBUG, "Reset...\n");
+ /* Do a global reset. only useful on ICH10 */
+ pmir |= (1 << 20);
+ pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xac, pmir);
outb(0xe, 0xcf9);
asm ("hlt");
}
- pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2 | 0x80);
+ pmir &= ~(1 << 20);
+ pmcon |= 0x80;
+ pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa2, pmcon2);
+ pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xac, pmir);
+
}
static void setioclk_ddr2(struct sysinfo *s)
diff --git a/src/northbridge/intel/x4x/x4x.h b/src/northbridge/intel/x4x/x4x.h
index e4eb8dd..ab9ba80 100644
--- a/src/northbridge/intel/x4x/x4x.h
+++ b/src/northbridge/intel/x4x/x4x.h
@@ -97,9 +97,7 @@
#define CLKCFG_MEMCLK_MASK (7 << CLKCFG_MEMCLK_SHIFT)
#define CLKCFG_UPDATE (1 << 12)
-#define SSKPD_MCHBAR 0x0c1c
-#define SSKPD_CLK_SHIFT 0
-#define SSKPD_CLK_MASK (7 << SSKPD_CLK_SHIFT)
+#define SSKPD_MCHBAR 0x0c20 /* 64bit */
/*
* DMIBAR
1
0
01 Dec '16
Patrick Georgi (pgeorgi(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17679
-gerrit
commit 51b021ce2dc84eabbff2f6f849eb4ba877846a11
Author: Shasha Zhao <Sarah_Zhao(a)asus.com>
Date: Thu Nov 17 12:42:51 2016 +0800
Bob: Update the memory ramid of bob
Update the memory ramid.
Move to one CA training pattern.
BUG=chrome-os-partner:59454
BRANCH=firmware-gru-8785.B
TEST=Build firmware passed
Change-Id: Ic05cbc1700a13e372f63d5202459add0e984f9d8
Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Commit-Id: 1030a78af3d489d13508f17a79df1e65bd5afa3b
Original-Change-Id: Ibe8acb5b698cec1adcdddbb13d35a5e20a5b8c0d
Original-Reviewed-on: https://chromium-review.googlesource.com/414664
Original-Commit-Ready: Shasha Zhao <Sarah_Zhao(a)asus.com>
Original-Tested-by: Shasha Zhao <Sarah_Zhao(a)asus.com>
Original-Reviewed-by: Julius Werner <jwerner(a)chromium.org>
Original-Change-Id: I0ae46e496cd18492a2b6c7167081798c2f2479b1
Original-Signed-off-by: Shasha Zhao <Sarah_Zhao(a)asus.com>
Original-Reviewed-on: https://chromium-review.googlesource.com/411645
Original-Reviewed-by: Julius Werner <jwerner(a)chromium.org>
---
src/mainboard/google/gru/mainboard.c | 2 +-
src/mainboard/google/gru/pwm_regulator.c | 3 +-
src/mainboard/google/gru/sdram_configs.c | 64 +-
src/mainboard/google/gru/sdram_params/Makefile.inc | 16 +-
.../gru/sdram_params/sdram-lpddr3-hynix-4GB-666.c | 1565 --------------------
.../gru/sdram_params/sdram-lpddr3-hynix-4GB-800.c | 1565 --------------------
.../gru/sdram_params/sdram-lpddr3-hynix-4GB-933.c | 1565 --------------------
.../gru/sdram_params/sdram-lpddr3-hynix-4GB.c | 1565 ++++++++++++++++++++
.../gru/sdram_params/sdram-lpddr3-micron-2GB.c | 40 +-
.../gru/sdram_params/sdram-lpddr3-micron-4GB.c | 38 +-
.../sdram_params/sdram-lpddr3-samsung-2GB-24EB.c | 40 +-
.../sdram_params/sdram-lpddr3-samsung-4GB-04EB.c | 38 +-
12 files changed, 1660 insertions(+), 4841 deletions(-)
diff --git a/src/mainboard/google/gru/mainboard.c b/src/mainboard/google/gru/mainboard.c
index 53bf51b..dd986c4 100644
--- a/src/mainboard/google/gru/mainboard.c
+++ b/src/mainboard/google/gru/mainboard.c
@@ -352,7 +352,7 @@ void mainboard_power_on_backlight(void)
{
gpio_output(GPIO(1, C, 1), 1); /* BL_EN */
- if ((IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)) && board_id() == 0)
+ if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() == 0)
enable_backlight_booster();
}
diff --git a/src/mainboard/google/gru/pwm_regulator.c b/src/mainboard/google/gru/pwm_regulator.c
index 1096e80..a81480a 100644
--- a/src/mainboard/google/gru/pwm_regulator.c
+++ b/src/mainboard/google/gru/pwm_regulator.c
@@ -48,8 +48,7 @@ void pwm_regulator_configure(enum pwm_regulator pwm, int millivolt)
voltage_min = PWM_DESIGN_VOLTAGE_MIN;
voltage_max = PWM_DESIGN_VOLTAGE_MAX;
if (!(IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN) && board_id() < 6) &&
- !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2) &&
- !(IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) && board_id() < 2)) {
+ !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2)) {
voltage_min = pwm_design_voltage_later[pwm][0];
voltage_max = pwm_design_voltage_later[pwm][1];
}
diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c
index 1cfef06..b9f77d0 100644
--- a/src/mainboard/google/gru/sdram_configs.c
+++ b/src/mainboard/google/gru/sdram_configs.c
@@ -23,67 +23,23 @@
#include <types.h>
static const char *sdram_configs[] = {
-#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)
- "sdram-lpddr3-samsung-2GB-24EB",
- "sdram-lpddr3-micron-2GB",
- "sdram-lpddr3-samsung-4GB-04EB",
- "sdram-lpddr3-micron-4GB",
-#else
- "sdram-lpddr3-hynix-4GB-666",
- "sdram-lpddr3-hynix-4GB-800",
- "sdram-lpddr3-hynix-4GB-933",
-#endif
+ [0] = "sdram-lpddr3-hynix-4GB",
+ [3] = "sdram-lpddr3-samsung-2GB-24EB",
+ [4] = "sdram-lpddr3-micron-2GB",
+ [5] = "sdram-lpddr3-samsung-4GB-04EB",
+ [6] = "sdram-lpddr3-micron-4GB",
};
static struct rk3399_sdram_params params;
-#if IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || \
- IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN)
-enum dram_speeds {
- dram_666MHz = 0,
- dram_800MHz = 1,
- dram_933MHz = 2,
-};
-
-static enum dram_speeds get_sdram_index(void)
-{
- uint32_t id;
-
- id = board_id();
-
- if (IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN))
- switch (id) {
- case 4:
- return dram_800MHz;
- default:
- return dram_933MHz;
- }
-
- if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU))
- return dram_800MHz;
-}
-#endif
-
const struct rk3399_sdram_params *get_sdram_config()
{
-#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)
- u32 ramcode = ram_code();
-
- /*
- * through schematic, ramid arrange like following:
- * 0: sdram-lpddr3-samsung-2GB-24EB
- * 2: sdram-lpddr3-micron-2GB
- * 4: sdram-lpddr3-samsung-4GB-04EB
- * 6: sdram-lpddr3-micron-4GB
- */
- ramcode = ramcode / 2;
+ uint32_t ramcode;
- if (cbfs_boot_load_struct(sdram_configs[ramcode],
- ¶ms, sizeof(params)) != sizeof(params))
-#else
- if (cbfs_boot_load_struct(sdram_configs[get_sdram_index()],
- ¶ms, sizeof(params)) != sizeof(params))
-#endif
+ ramcode = ram_code();
+ if (ramcode >= ARRAY_SIZE(sdram_configs) || !sdram_configs[ramcode] ||
+ (cbfs_boot_load_struct(sdram_configs[ramcode],
+ ¶ms, sizeof(params)) != sizeof(params)))
die("Cannot load SDRAM parameter file!");
return ¶ms;
}
diff --git a/src/mainboard/google/gru/sdram_params/Makefile.inc b/src/mainboard/google/gru/sdram_params/Makefile.inc
index f72cbe1..8751e53 100644
--- a/src/mainboard/google/gru/sdram_params/Makefile.inc
+++ b/src/mainboard/google/gru/sdram_params/Makefile.inc
@@ -14,17 +14,11 @@
##
sdram-params :=
-
-ifeq ($(CONFIG_BOARD_GOOGLE_BOB),y)
- sdram-params += sdram-lpddr3-micron-2GB
- sdram-params += sdram-lpddr3-micron-4GB
- sdram-params += sdram-lpddr3-samsung-2GB-24EB
- sdram-params += sdram-lpddr3-samsung-4GB-04EB
-else
- sdram-params += sdram-lpddr3-hynix-4GB-666
- sdram-params += sdram-lpddr3-hynix-4GB-800
- sdram-params += sdram-lpddr3-hynix-4GB-933
-endif
+sdram-params += sdram-lpddr3-hynix-4GB
+sdram-params += sdram-lpddr3-samsung-2GB-24EB
+sdram-params += sdram-lpddr3-micron-2GB
+sdram-params += sdram-lpddr3-samsung-4GB-04EB
+sdram-params += sdram-lpddr3-micron-4GB
$(foreach params,$(sdram-params), \
$(eval cbfs-files-y += $(params)) \
diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-hynix-4GB-666.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-hynix-4GB-666.c
deleted file mode 100644
index cec4406..0000000
--- a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-hynix-4GB-666.c
+++ /dev/null
@@ -1,1565 +0,0 @@
-/*
- * This file is part of the coreboot project.
- *
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- */
-
-#include <soc/sdram.h>
-
-struct rk3399_sdram_params params = {
- {
- {
- .rank = 0x2,
- .col = 0xA,
- .bk = 0x3,
- .bw = 0x2,
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- }
- },
- {
- .rank = 0x2,
- .col = 0xA,
- .bk = 0x3,
- .bw = 0x2,
- .dbw = 0x2,
- .row_3_4 = 0x0,
- .cs0_row = 0xF,
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- {0x11030806},
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- 0x00000000
- }
- }
- },
- .ddr_freq = 666*MHz,
- .dramtype = LPDDR3,
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- {
- {
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- */
-
-#include <soc/sdram.h>
-
-struct rk3399_sdram_params params = {
- {
- {
- .rank = 0x2,
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- }
- },
- {
- .rank = 0x2,
- .col = 0xA,
- .bk = 0x3,
- .bw = 0x2,
- .dbw = 0x2,
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- }
- },
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- */
-
-#include <soc/sdram.h>
-
-struct rk3399_sdram_params params = {
- {
- {
- .rank = 0x2,
- .col = 0xA,
- .bk = 0x3,
- .bw = 0x2,
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- }
- },
- {
- .rank = 0x2,
- .col = 0xA,
- .bk = 0x3,
- .bw = 0x2,
- .dbw = 0x2,
- .row_3_4 = 0x0,
- .cs0_row = 0xF,
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- {
- {0x801d181e},
- {0x17050a08},
- {0x00000002},
- {0x00006426},
- {0x0000004c},
- 0x00000000
- }
- }
- },
- .ddr_freq = 933*MHz,
- .dramtype = LPDDR3,
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- {
- {
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+ * This file is part of the coreboot project.
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+ */
+
+#include <soc/sdram.h>
+
+struct rk3399_sdram_params params = {
+ {
+ {
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+ }
+ },
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
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+ {
+ {0x801d181e},
+ {0x17050a08},
+ {0x00000002},
+ {0x00006426},
+ {0x0000004c},
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+ }
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+ },
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+ {
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index f186fdd..54b7397 100644
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0x00000000, /* DENALI_PHY_787_DATA */
0x00000000, /* DENALI_PHY_788_DATA */
- 0x000556aa, /* DENALI_PHY_789_DATA */
- 0x000aaaaa, /* DENALI_PHY_790_DATA */
- 0x000fffff, /* DENALI_PHY_791_DATA */
- 0x00000000, /* DENALI_PHY_792_DATA */
+ 0x000fffff, /* DENALI_PHY_789_DATA */
+ 0x00000000, /* DENALI_PHY_790_DATA */
+ 0x000556aa, /* DENALI_PHY_791_DATA */
+ 0x000aaaaa, /* DENALI_PHY_792_DATA */
0x000b3133, /* DENALI_PHY_793_DATA */
0x0004cd33, /* DENALI_PHY_794_DATA */
0x0004cecc, /* DENALI_PHY_795_DATA */
1
0
Patrick Georgi (pgeorgi(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17678
-gerrit
commit 24bcb565245f92f2cd9c2b6411f0c5bd0e77687d
Author: Shasha Zhao <Sarah_Zhao(a)asus.com>
Date: Mon Nov 14 20:10:55 2016 +0800
Bob: add bob in coreboot
Add bob in coreboot and update as necessary.
1. Add bob HWID
2. Add supported memory source
BUG=chrome-os-partner:59454
BRANCH=firmware-gru-8785.B
TEST=Build firmware passed
Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org>
Change-Id: Iad03a293bdbbb89450f0fea0822e34a4be7064bf
Original-Commit-Id: bff788c71a43403bff2c23b38e69cc27fb869559
Original-Change-Id: I0dcf47eb911337b176f73759a2c70a9dbf4dc68b
Original-Signed-off-by: Shasha Zhao <Sarah_Zhao(a)asus.com>
Original-Reviewed-on: https://chromium-review.googlesource.com/411083
Original-Reviewed-by: Philip Chen <philipchen(a)chromium.org>
Original-(cherry picked from commit c5925dfcf59ac755a26182744b2bde59e41a37cf)
Original-Reviewed-on: https://chromium-review.googlesource.com/413744
Original-Reviewed-by: Julius Werner <jwerner(a)chromium.org>
---
src/mainboard/google/gru/Kconfig | 2 +
src/mainboard/google/gru/Kconfig.name | 4 +
src/mainboard/google/gru/mainboard.c | 2 +-
src/mainboard/google/gru/pwm_regulator.c | 3 +-
src/mainboard/google/gru/sdram_configs.c | 26 +
src/mainboard/google/gru/sdram_params/Makefile.inc | 13 +-
.../gru/sdram_params/sdram-lpddr3-micron-2GB.c | 1566 ++++++++++++++++++++
.../gru/sdram_params/sdram-lpddr3-micron-4GB.c | 1566 ++++++++++++++++++++
.../sdram_params/sdram-lpddr3-samsung-2GB-24EB.c | 1566 ++++++++++++++++++++
.../sdram_params/sdram-lpddr3-samsung-4GB-04EB.c | 1566 ++++++++++++++++++++
10 files changed, 6309 insertions(+), 5 deletions(-)
diff --git a/src/mainboard/google/gru/Kconfig b/src/mainboard/google/gru/Kconfig
index f07bc82..7ebae8d 100644
--- a/src/mainboard/google/gru/Kconfig
+++ b/src/mainboard/google/gru/Kconfig
@@ -86,12 +86,14 @@ config CONSOLE_SERIAL_UART_ADDRESS
##########################################################
config MAINBOARD_PART_NUMBER
string
+ default "Bob" if BOARD_GOOGLE_BOB
default "Gru" if BOARD_GOOGLE_GRU
default "Kevin" if BOARD_GOOGLE_KEVIN
config GBB_HWID
string
depends on CHROMEOS
+ default "BOB TEST 7422" if BOARD_GOOGLE_BOB
default "GRU TEST 5431" if BOARD_GOOGLE_GRU
default "KEVIN TEST 1422" if BOARD_GOOGLE_KEVIN
diff --git a/src/mainboard/google/gru/Kconfig.name b/src/mainboard/google/gru/Kconfig.name
index f3f2cef..0aba8fb 100644
--- a/src/mainboard/google/gru/Kconfig.name
+++ b/src/mainboard/google/gru/Kconfig.name
@@ -5,3 +5,7 @@ config BOARD_GOOGLE_KEVIN
config BOARD_GOOGLE_GRU
bool "Gru"
select BOARD_GOOGLE_GRU_COMMON
+
+config BOARD_GOOGLE_BOB
+ bool "Bob"
+ select BOARD_GOOGLE_GRU_COMMON
diff --git a/src/mainboard/google/gru/mainboard.c b/src/mainboard/google/gru/mainboard.c
index dd986c4..53bf51b 100644
--- a/src/mainboard/google/gru/mainboard.c
+++ b/src/mainboard/google/gru/mainboard.c
@@ -352,7 +352,7 @@ void mainboard_power_on_backlight(void)
{
gpio_output(GPIO(1, C, 1), 1); /* BL_EN */
- if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() == 0)
+ if ((IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)) && board_id() == 0)
enable_backlight_booster();
}
diff --git a/src/mainboard/google/gru/pwm_regulator.c b/src/mainboard/google/gru/pwm_regulator.c
index a81480a..1096e80 100644
--- a/src/mainboard/google/gru/pwm_regulator.c
+++ b/src/mainboard/google/gru/pwm_regulator.c
@@ -48,7 +48,8 @@ void pwm_regulator_configure(enum pwm_regulator pwm, int millivolt)
voltage_min = PWM_DESIGN_VOLTAGE_MIN;
voltage_max = PWM_DESIGN_VOLTAGE_MAX;
if (!(IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN) && board_id() < 6) &&
- !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2)) {
+ !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2) &&
+ !(IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) && board_id() < 2)) {
voltage_min = pwm_design_voltage_later[pwm][0];
voltage_max = pwm_design_voltage_later[pwm][1];
}
diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c
index aeb355e..1cfef06 100644
--- a/src/mainboard/google/gru/sdram_configs.c
+++ b/src/mainboard/google/gru/sdram_configs.c
@@ -23,13 +23,22 @@
#include <types.h>
static const char *sdram_configs[] = {
+#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)
+ "sdram-lpddr3-samsung-2GB-24EB",
+ "sdram-lpddr3-micron-2GB",
+ "sdram-lpddr3-samsung-4GB-04EB",
+ "sdram-lpddr3-micron-4GB",
+#else
"sdram-lpddr3-hynix-4GB-666",
"sdram-lpddr3-hynix-4GB-800",
"sdram-lpddr3-hynix-4GB-933",
+#endif
};
static struct rk3399_sdram_params params;
+#if IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || \
+ IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN)
enum dram_speeds {
dram_666MHz = 0,
dram_800MHz = 1,
@@ -53,11 +62,28 @@ static enum dram_speeds get_sdram_index(void)
if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU))
return dram_800MHz;
}
+#endif
const struct rk3399_sdram_params *get_sdram_config()
{
+#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)
+ u32 ramcode = ram_code();
+
+ /*
+ * through schematic, ramid arrange like following:
+ * 0: sdram-lpddr3-samsung-2GB-24EB
+ * 2: sdram-lpddr3-micron-2GB
+ * 4: sdram-lpddr3-samsung-4GB-04EB
+ * 6: sdram-lpddr3-micron-4GB
+ */
+ ramcode = ramcode / 2;
+
+ if (cbfs_boot_load_struct(sdram_configs[ramcode],
+ ¶ms, sizeof(params)) != sizeof(params))
+#else
if (cbfs_boot_load_struct(sdram_configs[get_sdram_index()],
¶ms, sizeof(params)) != sizeof(params))
+#endif
die("Cannot load SDRAM parameter file!");
return ¶ms;
}
diff --git a/src/mainboard/google/gru/sdram_params/Makefile.inc b/src/mainboard/google/gru/sdram_params/Makefile.inc
index 09367ba..f72cbe1 100644
--- a/src/mainboard/google/gru/sdram_params/Makefile.inc
+++ b/src/mainboard/google/gru/sdram_params/Makefile.inc
@@ -15,9 +15,16 @@
sdram-params :=
-sdram-params += sdram-lpddr3-hynix-4GB-666
-sdram-params += sdram-lpddr3-hynix-4GB-800
-sdram-params += sdram-lpddr3-hynix-4GB-933
+ifeq ($(CONFIG_BOARD_GOOGLE_BOB),y)
+ sdram-params += sdram-lpddr3-micron-2GB
+ sdram-params += sdram-lpddr3-micron-4GB
+ sdram-params += sdram-lpddr3-samsung-2GB-24EB
+ sdram-params += sdram-lpddr3-samsung-4GB-04EB
+else
+ sdram-params += sdram-lpddr3-hynix-4GB-666
+ sdram-params += sdram-lpddr3-hynix-4GB-800
+ sdram-params += sdram-lpddr3-hynix-4GB-933
+endif
$(foreach params,$(sdram-params), \
$(eval cbfs-files-y += $(params)) \
diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c
new file mode 100644
index 0000000..e41cdb8
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c
@@ -0,0 +1,1566 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#include <soc/sdram.h>
+
+/* 2 MICRON MT52L256M32D1PF chips */
+struct rk3399_sdram_params params = {
+ {
+ {
+ .rank = 0x1,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ {
+ {0x801d181e},
+ {0x17050a08},
+ {0x00000002},
+ {0x00006426},
+ {0x0000004c},
+ 0x00000000
+ }
+ },
+ {
+ .rank = 0x1,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ {
+ {0x801d181e},
+ {0x17050a08},
+ {0x00000002},
+ {0x00006426},
+ {0x0000004c},
+ 0x00000000
+ }
+ }
+ },
+ .ddr_freq = 933*MHz,
+ .dramtype = LPDDR3,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ {
+ {
+ 0x00000700, /* DENALI_CTL_00_DATA */
+ 0x00000000, /* DENALI_CTL_01_DATA */
+ 0x00000000, /* DENALI_CTL_02_DATA */
+ 0x00000000, /* DENALI_CTL_03_DATA */
+ 0x00000000, /* DENALI_CTL_04_DATA */
+ 0x0000005e, /* DENALI_CTL_05_DATA */
+ 0x0002d976, /* DENALI_CTL_06_DATA */
+ 0x000003a6, /* DENALI_CTL_07_DATA */
+ 0x0000247a, /* DENALI_CTL_08_DATA */
+ 0x0000005e, /* DENALI_CTL_09_DATA */
+ 0x0002d976, /* DENALI_CTL_10_DATA */
+ 0x000003a6, /* DENALI_CTL_11_DATA */
+ 0x0000247a, /* DENALI_CTL_12_DATA */
+ 0x0000005e, /* DENALI_CTL_13_DATA */
+ 0x0002d976, /* DENALI_CTL_14_DATA */
+ 0x000003a6, /* DENALI_CTL_15_DATA */
+ 0x0100247a, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
+ 0x00000101, /* DENALI_CTL_18_DATA */
+ 0x00020100, /* DENALI_CTL_19_DATA */
+ 0x000000bb, /* DENALI_CTL_20_DATA */
+ 0x000001d3, /* DENALI_CTL_21_DATA */
+ 0x00000000, /* DENALI_CTL_22_DATA */
+ 0x081c0000, /* DENALI_CTL_23_DATA */
+ 0x00081c00, /* DENALI_CTL_24_DATA */
+ 0x0400081c, /* DENALI_CTL_25_DATA */
+ 0x3b0a0004, /* DENALI_CTL_26_DATA */
+ 0x2f110828, /* DENALI_CTL_27_DATA */
+ 0x283b0a00, /* DENALI_CTL_28_DATA */
+ 0x002f1108, /* DENALI_CTL_29_DATA */
+ 0x08283b0a, /* DENALI_CTL_30_DATA */
+ 0x08002f11, /* DENALI_CTL_31_DATA */
+ 0x00000a0a, /* DENALI_CTL_32_DATA */
+ 0x0800ff4f, /* DENALI_CTL_33_DATA */
+ 0x0a0a080f, /* DENALI_CTL_34_DATA */
+ 0x0800ff4f, /* DENALI_CTL_35_DATA */
+ 0x0a0a080f, /* DENALI_CTL_36_DATA */
+ 0x0800ff4f, /* DENALI_CTL_37_DATA */
+ 0x0203000f, /* DENALI_CTL_38_DATA */
+ 0x110f1100, /* DENALI_CTL_39_DATA */
+ 0x040f110f, /* DENALI_CTL_40_DATA */
+ 0x14000a0a, /* DENALI_CTL_41_DATA */
+ 0x03030a0a, /* DENALI_CTL_42_DATA */
+ 0x00010003, /* DENALI_CTL_43_DATA */
+ 0x03212121, /* DENALI_CTL_44_DATA */
+ 0x00141414, /* DENALI_CTL_45_DATA */
+ 0x00000000, /* DENALI_CTL_46_DATA */
+ 0x03010000, /* DENALI_CTL_47_DATA */
+ 0x0e3100c5, /* DENALI_CTL_48_DATA */
+ 0x0e3100c5, /* DENALI_CTL_49_DATA */
+ 0x0e3100c5, /* DENALI_CTL_50_DATA */
+ 0x00000000, /* DENALI_CTL_51_DATA */
+ 0x00080008, /* DENALI_CTL_52_DATA */
+ 0x00170008, /* DENALI_CTL_53_DATA */
+ 0x00170017, /* DENALI_CTL_54_DATA */
+ 0x00111111, /* DENALI_CTL_55_DATA */
+ 0x00000000, /* DENALI_CTL_56_DATA */
+ 0x00000000, /* DENALI_CTL_57_DATA */
+ 0x00000000, /* DENALI_CTL_58_DATA */
+ 0x00ce0000, /* DENALI_CTL_59_DATA */
+ 0x00ce00ce, /* DENALI_CTL_60_DATA */
+ 0x00ce00ce, /* DENALI_CTL_61_DATA */
+ 0x000000ce, /* DENALI_CTL_62_DATA */
+ 0x00000000, /* DENALI_CTL_63_DATA */
+ 0x00000000, /* DENALI_CTL_64_DATA */
+ 0x00000000, /* DENALI_CTL_65_DATA */
+ 0x00000000, /* DENALI_CTL_66_DATA */
+ 0x00000000, /* DENALI_CTL_67_DATA */
+ 0x00000000, /* DENALI_CTL_68_DATA */
+ 0x00000301, /* DENALI_CTL_69_DATA */
+ 0x00000001, /* DENALI_CTL_70_DATA */
+ 0x00000000, /* DENALI_CTL_71_DATA */
+ 0x00000000, /* DENALI_CTL_72_DATA */
+ 0x01000000, /* DENALI_CTL_73_DATA */
+ 0x80104002, /* DENALI_CTL_74_DATA */
+ 0x00040003, /* DENALI_CTL_75_DATA */
+ 0x00040005, /* DENALI_CTL_76_DATA */
+ 0x00030000, /* DENALI_CTL_77_DATA */
+ 0x00050004, /* DENALI_CTL_78_DATA */
+ 0x00000004, /* DENALI_CTL_79_DATA */
+ 0x00040003, /* DENALI_CTL_80_DATA */
+ 0x00040005, /* DENALI_CTL_81_DATA */
+ 0x38c40000, /* DENALI_CTL_82_DATA */
+ 0x00001c62, /* DENALI_CTL_83_DATA */
+ 0x1c6238c4, /* DENALI_CTL_84_DATA */
+ 0x38c40000, /* DENALI_CTL_85_DATA */
+ 0x00001c62, /* DENALI_CTL_86_DATA */
+ 0x00000000, /* DENALI_CTL_87_DATA */
+ 0x00000000, /* DENALI_CTL_88_DATA */
+ 0x00000000, /* DENALI_CTL_89_DATA */
+ 0x00000000, /* DENALI_CTL_90_DATA */
+ 0x00000000, /* DENALI_CTL_91_DATA */
+ 0x02020200, /* DENALI_CTL_92_DATA */
+ 0x00020202, /* DENALI_CTL_93_DATA */
+ 0x00030200, /* DENALI_CTL_94_DATA */
+ 0x00040700, /* DENALI_CTL_95_DATA */
+ 0x00000302, /* DENALI_CTL_96_DATA */
+ 0x02000407, /* DENALI_CTL_97_DATA */
+ 0x00000003, /* DENALI_CTL_98_DATA */
+ 0x00030f04, /* DENALI_CTL_99_DATA */
+ 0x00070004, /* DENALI_CTL_100_DATA */
+ 0x00000000, /* DENALI_CTL_101_DATA */
+ 0x00000000, /* DENALI_CTL_102_DATA */
+ 0x00000000, /* DENALI_CTL_103_DATA */
+ 0x00000000, /* DENALI_CTL_104_DATA */
+ 0x00000000, /* DENALI_CTL_105_DATA */
+ 0x00000000, /* DENALI_CTL_106_DATA */
+ 0x00000000, /* DENALI_CTL_107_DATA */
+ 0x00010000, /* DENALI_CTL_108_DATA */
+ 0x20040020, /* DENALI_CTL_109_DATA */
+ 0x00200400, /* DENALI_CTL_110_DATA */
+ 0x01000400, /* DENALI_CTL_111_DATA */
+ 0x00000b80, /* DENALI_CTL_112_DATA */
+ 0x00000000, /* DENALI_CTL_113_DATA */
+ 0x00000001, /* DENALI_CTL_114_DATA */
+ 0x00000002, /* DENALI_CTL_115_DATA */
+ 0x0000000e, /* DENALI_CTL_116_DATA */
+ 0x00000000, /* DENALI_CTL_117_DATA */
+ 0x00000000, /* DENALI_CTL_118_DATA */
+ 0x00000000, /* DENALI_CTL_119_DATA */
+ 0x00000000, /* DENALI_CTL_120_DATA */
+ 0x00000000, /* DENALI_CTL_121_DATA */
+ 0x00bb0000, /* DENALI_CTL_122_DATA */
+ 0x00ea005e, /* DENALI_CTL_123_DATA */
+ 0x00ea0000, /* DENALI_CTL_124_DATA */
+ 0x005e00bb, /* DENALI_CTL_125_DATA */
+ 0x000000ea, /* DENALI_CTL_126_DATA */
+ 0x00bb00ea, /* DENALI_CTL_127_DATA */
+ 0x00ea005e, /* DENALI_CTL_128_DATA */
+ 0x00ea0000, /* DENALI_CTL_129_DATA */
+ 0x00000000, /* DENALI_CTL_130_DATA */
+ 0x00000000, /* DENALI_CTL_131_DATA */
+ 0x00000000, /* DENALI_CTL_132_DATA */
+ 0x00c30000, /* DENALI_CTL_133_DATA */
+ 0x0000001c, /* DENALI_CTL_134_DATA */
+ 0x001c00c3, /* DENALI_CTL_135_DATA */
+ 0x00c30000, /* DENALI_CTL_136_DATA */
+ 0x0000001c, /* DENALI_CTL_137_DATA */
+ 0x00010001, /* DENALI_CTL_138_DATA */
+ 0x06000001, /* DENALI_CTL_139_DATA */
+ 0x00000606, /* DENALI_CTL_140_DATA */
+ 0x00000000, /* DENALI_CTL_141_DATA */
+ 0x00000000, /* DENALI_CTL_142_DATA */
+ 0x00000000, /* DENALI_CTL_143_DATA */
+ 0x00000000, /* DENALI_CTL_144_DATA */
+ 0x00000000, /* DENALI_CTL_145_DATA */
+ 0x00000000, /* DENALI_CTL_146_DATA */
+ 0x00c30000, /* DENALI_CTL_147_DATA */
+ 0x0000001c, /* DENALI_CTL_148_DATA */
+ 0x001c00c3, /* DENALI_CTL_149_DATA */
+ 0x00c30000, /* DENALI_CTL_150_DATA */
+ 0x0000001c, /* DENALI_CTL_151_DATA */
+ 0x00010001, /* DENALI_CTL_152_DATA */
+ 0x06000001, /* DENALI_CTL_153_DATA */
+ 0x00000606, /* DENALI_CTL_154_DATA */
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+ 0x00000000 /* DENALI_PHY_958_DATA */
+ }
+ },
+};
diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-4GB.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-4GB.c
new file mode 100644
index 0000000..8ca46e0
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-4GB.c
@@ -0,0 +1,1566 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#include <soc/sdram.h>
+
+/* 2 MICRON MT52L512M32D2PF chips */
+struct rk3399_sdram_params params = {
+ {
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
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+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
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+ {
+ {0x801d181e},
+ {0x17050a08},
+ {0x00000002},
+ {0x00006426},
+ {0x0000004c},
+ 0x00000000
+ }
+ },
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
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+ {0x801d181e},
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+ }
+ }
+ },
+ .ddr_freq = 933*MHz,
+ .dramtype = LPDDR3,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ {
+ {
+ 0x00000700, /* DENALI_CTL_00_DATA */
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+ 0x0002d976, /* DENALI_CTL_06_DATA */
+ 0x000003a6, /* DENALI_CTL_07_DATA */
+ 0x0000247a, /* DENALI_CTL_08_DATA */
+ 0x0000005e, /* DENALI_CTL_09_DATA */
+ 0x0002d976, /* DENALI_CTL_10_DATA */
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+ 0x0000247a, /* DENALI_CTL_12_DATA */
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+ 0x0002d976, /* DENALI_CTL_14_DATA */
+ 0x000003a6, /* DENALI_CTL_15_DATA */
+ 0x0100247a, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
+ 0x00000101, /* DENALI_CTL_18_DATA */
+ 0x00020100, /* DENALI_CTL_19_DATA */
+ 0x000000bb, /* DENALI_CTL_20_DATA */
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+ 0x0000000e, /* DENALI_CTL_116_DATA */
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+ 0x00ea0000, /* DENALI_CTL_129_DATA */
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+ 0x0000001c, /* DENALI_CTL_134_DATA */
+ 0x001c00c3, /* DENALI_CTL_135_DATA */
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+ 0x00000000 /* DENALI_PHY_958_DATA */
+ }
+ },
+};
diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-2GB-24EB.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-2GB-24EB.c
new file mode 100644
index 0000000..d38669c
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-2GB-24EB.c
@@ -0,0 +1,1566 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#include <soc/sdram.h>
+
+/* 2 Samsung K4E8E324EB-EGCF chips */
+struct rk3399_sdram_params params = {
+ {
+ {
+ .rank = 0x1,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
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+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
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+ {
+ {0x801d181e},
+ {0x17050a08},
+ {0x00000002},
+ {0x00006426},
+ {0x0000004c},
+ 0x00000000
+ }
+ },
+ {
+ .rank = 0x1,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
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+ {
+ {0x801d181e},
+ {0x17050a08},
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+ {0x0000004c},
+ 0x00000000
+ }
+ }
+ },
+ .ddr_freq = 933*MHz,
+ .dramtype = LPDDR3,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ {
+ {
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+ 0x0002d976, /* DENALI_CTL_06_DATA */
+ 0x000003a6, /* DENALI_CTL_07_DATA */
+ 0x0000247a, /* DENALI_CTL_08_DATA */
+ 0x0000005e, /* DENALI_CTL_09_DATA */
+ 0x0002d976, /* DENALI_CTL_10_DATA */
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+ 0x0000247a, /* DENALI_CTL_12_DATA */
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+ 0x0002d976, /* DENALI_CTL_14_DATA */
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+ 0x0100247a, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
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+ 0x01010000, /* DENALI_PHY_957_DATA */
+ 0x00000000 /* DENALI_PHY_958_DATA */
+ }
+ },
+};
diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-4GB-04EB.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-4GB-04EB.c
new file mode 100644
index 0000000..f186fdd
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-4GB-04EB.c
@@ -0,0 +1,1566 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#include <soc/sdram.h>
+
+/* 2 Samsung K4E6E304EB-EGCE chips */
+struct rk3399_sdram_params params = {
+ {
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
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+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
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+ {
+ {0x801d181e},
+ {0x17050a08},
+ {0x00000002},
+ {0x00006426},
+ {0x0000004c},
+ 0x00000000
+ }
+ },
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
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+ {0x801d181e},
+ {0x17050a08},
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+ {0x00006426},
+ {0x0000004c},
+ 0x00000000
+ }
+ }
+ },
+ .ddr_freq = 933*MHz,
+ .dramtype = LPDDR3,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ {
+ {
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+ 0x0002d976, /* DENALI_CTL_06_DATA */
+ 0x000003a6, /* DENALI_CTL_07_DATA */
+ 0x0000247a, /* DENALI_CTL_08_DATA */
+ 0x0000005e, /* DENALI_CTL_09_DATA */
+ 0x0002d976, /* DENALI_CTL_10_DATA */
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+ 0x0100247a, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
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+ 0x00000000, /* DENALI_PHY_836_DATA */
+ 0x00000000, /* DENALI_PHY_837_DATA */
+ 0x00000000, /* DENALI_PHY_838_DATA */
+ 0x00000000, /* DENALI_PHY_839_DATA */
+ 0x00000000, /* DENALI_PHY_840_DATA */
+ 0x00000000, /* DENALI_PHY_841_DATA */
+ 0x00000000, /* DENALI_PHY_842_DATA */
+ 0x00000000, /* DENALI_PHY_843_DATA */
+ 0x00000000, /* DENALI_PHY_844_DATA */
+ 0x00000000, /* DENALI_PHY_845_DATA */
+ 0x00000000, /* DENALI_PHY_846_DATA */
+ 0x00000000, /* DENALI_PHY_847_DATA */
+ 0x00000000, /* DENALI_PHY_848_DATA */
+ 0x00000000, /* DENALI_PHY_849_DATA */
+ 0x00000000, /* DENALI_PHY_850_DATA */
+ 0x00000000, /* DENALI_PHY_851_DATA */
+ 0x00000000, /* DENALI_PHY_852_DATA */
+ 0x00000000, /* DENALI_PHY_853_DATA */
+ 0x00000000, /* DENALI_PHY_854_DATA */
+ 0x00000000, /* DENALI_PHY_855_DATA */
+ 0x00000000, /* DENALI_PHY_856_DATA */
+ 0x00000000, /* DENALI_PHY_857_DATA */
+ 0x00000000, /* DENALI_PHY_858_DATA */
+ 0x00000000, /* DENALI_PHY_859_DATA */
+ 0x00000000, /* DENALI_PHY_860_DATA */
+ 0x00000000, /* DENALI_PHY_861_DATA */
+ 0x00000000, /* DENALI_PHY_862_DATA */
+ 0x00000000, /* DENALI_PHY_863_DATA */
+ 0x00000000, /* DENALI_PHY_864_DATA */
+ 0x00000000, /* DENALI_PHY_865_DATA */
+ 0x00000000, /* DENALI_PHY_866_DATA */
+ 0x00000000, /* DENALI_PHY_867_DATA */
+ 0x00000000, /* DENALI_PHY_868_DATA */
+ 0x00000000, /* DENALI_PHY_869_DATA */
+ 0x00000000, /* DENALI_PHY_870_DATA */
+ 0x00000000, /* DENALI_PHY_871_DATA */
+ 0x00000000, /* DENALI_PHY_872_DATA */
+ 0x00000000, /* DENALI_PHY_873_DATA */
+ 0x00000000, /* DENALI_PHY_874_DATA */
+ 0x00000000, /* DENALI_PHY_875_DATA */
+ 0x00000000, /* DENALI_PHY_876_DATA */
+ 0x00000000, /* DENALI_PHY_877_DATA */
+ 0x00000000, /* DENALI_PHY_878_DATA */
+ 0x00000000, /* DENALI_PHY_879_DATA */
+ 0x00000000, /* DENALI_PHY_880_DATA */
+ 0x00000000, /* DENALI_PHY_881_DATA */
+ 0x00000000, /* DENALI_PHY_882_DATA */
+ 0x00000000, /* DENALI_PHY_883_DATA */
+ 0x00000000, /* DENALI_PHY_884_DATA */
+ 0x00000000, /* DENALI_PHY_885_DATA */
+ 0x00000000, /* DENALI_PHY_886_DATA */
+ 0x00000000, /* DENALI_PHY_887_DATA */
+ 0x00000000, /* DENALI_PHY_888_DATA */
+ 0x00000000, /* DENALI_PHY_889_DATA */
+ 0x00000000, /* DENALI_PHY_890_DATA */
+ 0x00000000, /* DENALI_PHY_891_DATA */
+ 0x00000000, /* DENALI_PHY_892_DATA */
+ 0x00000000, /* DENALI_PHY_893_DATA */
+ 0x00000000, /* DENALI_PHY_894_DATA */
+ 0x00000000, /* DENALI_PHY_895_DATA */
+ 0x00000001, /* DENALI_PHY_896_DATA */
+ 0x00000000, /* DENALI_PHY_897_DATA */
+ 0x01000005, /* DENALI_PHY_898_DATA */
+ 0x04000f00, /* DENALI_PHY_899_DATA */
+ 0x00020040, /* DENALI_PHY_900_DATA */
+ 0x00020055, /* DENALI_PHY_901_DATA */
+ 0x00000000, /* DENALI_PHY_902_DATA */
+ 0x00000000, /* DENALI_PHY_903_DATA */
+ 0x00000000, /* DENALI_PHY_904_DATA */
+ 0x00000050, /* DENALI_PHY_905_DATA */
+ 0x00000000, /* DENALI_PHY_906_DATA */
+ 0x00010100, /* DENALI_PHY_907_DATA */
+ 0x00000601, /* DENALI_PHY_908_DATA */
+ 0x00000000, /* DENALI_PHY_909_DATA */
+ 0x00006400, /* DENALI_PHY_910_DATA */
+ 0x01221102, /* DENALI_PHY_911_DATA */
+ 0x00000000, /* DENALI_PHY_912_DATA */
+ 0x00051f00, /* DENALI_PHY_913_DATA */
+ 0x051f051f, /* DENALI_PHY_914_DATA */
+ 0x051f051f, /* DENALI_PHY_915_DATA */
+ 0x00030003, /* DENALI_PHY_916_DATA */
+ 0x03000300, /* DENALI_PHY_917_DATA */
+ 0x00000300, /* DENALI_PHY_918_DATA */
+ 0x01221102, /* DENALI_PHY_919_DATA */
+ 0x00000000, /* DENALI_PHY_920_DATA */
+ 0x00000000, /* DENALI_PHY_921_DATA */
+ 0x04020000, /* DENALI_PHY_922_DATA */
+ 0x00000001, /* DENALI_PHY_923_DATA */
+ 0x00000011, /* DENALI_PHY_924_DATA */
+ 0x00000011, /* DENALI_PHY_925_DATA */
+ 0x00000400, /* DENALI_PHY_926_DATA */
+ 0x00000000, /* DENALI_PHY_927_DATA */
+ 0x00000011, /* DENALI_PHY_928_DATA */
+ 0x00000011, /* DENALI_PHY_929_DATA */
+ 0x00004410, /* DENALI_PHY_930_DATA */
+ 0x00004410, /* DENALI_PHY_931_DATA */
+ 0x00004410, /* DENALI_PHY_932_DATA */
+ 0x00004410, /* DENALI_PHY_933_DATA */
+ 0x00004410, /* DENALI_PHY_934_DATA */
+ 0x00000011, /* DENALI_PHY_935_DATA */
+ 0x00004410, /* DENALI_PHY_936_DATA */
+ 0x00000011, /* DENALI_PHY_937_DATA */
+ 0x00004410, /* DENALI_PHY_938_DATA */
+ 0x00000011, /* DENALI_PHY_939_DATA */
+ 0x00004410, /* DENALI_PHY_940_DATA */
+ 0x00000000, /* DENALI_PHY_941_DATA */
+ 0x00000000, /* DENALI_PHY_942_DATA */
+ 0x00000000, /* DENALI_PHY_943_DATA */
+ 0x04000000, /* DENALI_PHY_944_DATA */
+ 0x00000000, /* DENALI_PHY_945_DATA */
+ 0x00000000, /* DENALI_PHY_946_DATA */
+ 0x00000508, /* DENALI_PHY_947_DATA */
+ 0x00000000, /* DENALI_PHY_948_DATA */
+ 0x00000000, /* DENALI_PHY_949_DATA */
+ 0x00000000, /* DENALI_PHY_950_DATA */
+ 0x00000000, /* DENALI_PHY_951_DATA */
+ 0x00000000, /* DENALI_PHY_952_DATA */
+ 0x00000000, /* DENALI_PHY_953_DATA */
+ 0xe4000000, /* DENALI_PHY_954_DATA */
+ 0x00000000, /* DENALI_PHY_955_DATA */
+ 0x00000000, /* DENALI_PHY_956_DATA */
+ 0x01010000, /* DENALI_PHY_957_DATA */
+ 0x00000000 /* DENALI_PHY_958_DATA */
+ }
+ },
+};
1
0
Patrick Georgi (pgeorgi(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17677
-gerrit
commit 202b07c1883eb567f215ed89837f67591fb4974a
Author: Patrick Georgi <pgeorgi(a)google.com>
Date: Wed Nov 2 11:36:07 2016 +0100
rockchip/rk3399: Fix typo
TRAINING, not TARINING.
BUG=none
BRANCH=none
TEST=still builds
Change-Id: I8b7ffd0f0544a58865865a8b09d9c153db9c2674
Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Commit-Id: b1ea846ce1ffd654d7d34c2a1d43b0fddbd4ae32
Original-Change-Id: I4940279ed7217cc20fe29c8b3603d1853acbfc5e
Original-Signed-off-by: Patrick Georgi <pgeorgi(a)google.com>
Original-Reviewed-on: https://chromium-review.googlesource.com/411801
Original-Commit-Ready: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Tested-by: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Reviewed-by: Martin Roth <martinroth(a)chromium.org>
---
src/soc/rockchip/rk3399/include/soc/sdram.h | 2 +-
src/soc/rockchip/rk3399/sdram.c | 6 +++---
2 files changed, 4 insertions(+), 4 deletions(-)
diff --git a/src/soc/rockchip/rk3399/include/soc/sdram.h b/src/soc/rockchip/rk3399/include/soc/sdram.h
index bf99b35..6fdb707 100644
--- a/src/soc/rockchip/rk3399/include/soc/sdram.h
+++ b/src/soc/rockchip/rk3399/include/soc/sdram.h
@@ -190,7 +190,7 @@ struct rk3399_sdram_params {
#define PI_READ_GATE_TRAINING (1 << 2)
#define PI_READ_LEVELING (1 << 3)
#define PI_WDQ_LEVELING (1 << 4)
-#define PI_FULL_TARINING (0xff)
+#define PI_FULL_TRAINING (0xff)
void sdram_init(const struct rk3399_sdram_params *sdram_params);
u32 sdram_get_ram_code(void);
diff --git a/src/soc/rockchip/rk3399/sdram.c b/src/soc/rockchip/rk3399/sdram.c
index 5bbf89f..e51cd89 100644
--- a/src/soc/rockchip/rk3399/sdram.c
+++ b/src/soc/rockchip/rk3399/sdram.c
@@ -637,7 +637,7 @@ static int data_training(u32 channel,
/* PHY_927 PHY_PAD_DQS_DRIVE RPULL offset_22 */
setbits_le32(&denali_phy[927], (1 << 22));
- if (training_flag == PI_FULL_TARINING) {
+ if (training_flag == PI_FULL_TRAINING) {
if (sdram_params->dramtype == LPDDR4) {
training_flag = PI_CA_TRAINING | PI_WRITE_LEVELING |
PI_READ_GATE_TRAINING |
@@ -972,7 +972,7 @@ static void switch_to_phy_index1(const struct rk3399_sdram_params *sdram_params)
for (channel = 0; channel < ch_count; channel++) {
denali_phy = rk3399_ddr_publ[channel]->denali_phy;
clrsetbits_le32(&denali_phy[896], (0x3 << 8) | 1, 1 << 8);
- if (data_training(channel, sdram_params, PI_FULL_TARINING)) {
+ if (data_training(channel, sdram_params, PI_FULL_TRAINING)) {
printk(BIOS_ERR, "index1 training failed, reset\n");
hard_reset();
}
@@ -1014,7 +1014,7 @@ void sdram_init(const struct rk3399_sdram_params *sdram_params)
if (dramtype == LPDDR3)
udelay(10);
- if (data_training(channel, sdram_params, PI_FULL_TARINING)) {
+ if (data_training(channel, sdram_params, PI_FULL_TRAINING)) {
printk(BIOS_ERR,
"SDRAM initialization failed, reset\n");
hard_reset();
1
0
Patch set updated for coreboot: rockchip/rk3399: sdram: use register to calculate sdram sizes
by Patrick Georgi 01 Dec '16
by Patrick Georgi 01 Dec '16
01 Dec '16
Patrick Georgi (pgeorgi(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17629
-gerrit
commit 7a003c72fac3fb1d8c086f65db5517dace1d80c2
Author: Lin Huang <hl(a)rock-chips.com>
Date: Tue Nov 15 11:40:58 2016 +0800
rockchip/rk3399: sdram: use register to calculate sdram sizes
We may support different sdram side on one board in future, so
we need to calculate sdram sizes from sdram drvier.
BRANCH=None
BUG=None
TEST=boot kevin
Change-Id: I43e8f164ecdb768c051464b4dbc7d890df8055d0
Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Commit-Id: 3c4d8b3cb647b2f9cebc416c298817c16d49330e
Original-Change-Id: I95d5ef34de9d79ebca3600dc7a4b9e14449606ff
Original-Signed-off-by: Lin Huang <hl(a)rock-chips.com>
Original-Reviewed-on: https://chromium-review.googlesource.com/411600
Original-Reviewed-by: Julius Werner <jwerner(a)chromium.org>
---
src/mainboard/google/gru/Kconfig | 4 ----
src/mainboard/google/gru/romstage.c | 6 ++----
src/soc/rockchip/rk3399/sdram.c | 38 ++++++++++++++++++++++++++++++++++++-
src/soc/rockchip/rk3399/soc.c | 4 ++--
4 files changed, 41 insertions(+), 11 deletions(-)
diff --git a/src/mainboard/google/gru/Kconfig b/src/mainboard/google/gru/Kconfig
index 57b1762..f07bc82 100644
--- a/src/mainboard/google/gru/Kconfig
+++ b/src/mainboard/google/gru/Kconfig
@@ -60,10 +60,6 @@ config MAINBOARD_VENDOR
string
default "Google"
-config DRAM_SIZE_MB
- int
- default 4096
-
config EC_GOOGLE_CHROMEEC_SPI_BUS
hex
default 0x5
diff --git a/src/mainboard/google/gru/romstage.c b/src/mainboard/google/gru/romstage.c
index 55ed79a..7f84a2a 100644
--- a/src/mainboard/google/gru/romstage.c
+++ b/src/mainboard/google/gru/romstage.c
@@ -33,9 +33,6 @@
#include "pwm_regulator.h"
-static const uint64_t dram_size =
- (uint64_t)min((uint64_t)CONFIG_DRAM_SIZE_MB * MiB, MAX_DRAM_ADDRESS);
-
static void init_dvs_outputs(void)
{
pwm_regulator_configure(PWM_REGULATOR_GPU, 900);
@@ -66,7 +63,8 @@ void main(void)
sdram_init(get_sdram_config());
- mmu_config_range((void *)0, (uintptr_t)dram_size, CACHED_MEM);
+ mmu_config_range((void *)0, (uintptr_t)sdram_size_mb() * MiB,
+ CACHED_MEM);
mmu_config_range(_dma_coherent, _dma_coherent_size, UNCACHED_MEM);
cbmem_initialize_empty();
run_ramstage();
diff --git a/src/soc/rockchip/rk3399/sdram.c b/src/soc/rockchip/rk3399/sdram.c
index 4ea31dd..5bbf89f 100644
--- a/src/soc/rockchip/rk3399/sdram.c
+++ b/src/soc/rockchip/rk3399/sdram.c
@@ -1031,5 +1031,41 @@ void sdram_init(const struct rk3399_sdram_params *sdram_params)
size_t sdram_size_mb(void)
{
- return CONFIG_DRAM_SIZE_MB;
+ u32 rank, col, bk, cs0_row, cs1_row, bw, row_3_4;
+ size_t chipsize_mb = 0;
+ static size_t size_mb = 0;
+ u32 ch;
+
+ if (!size_mb) {
+ u32 sys_reg = read32(&rk3399_pmugrf->os_reg2);
+ u32 ch_num = SYS_REG_DEC_NUM_CH(sys_reg);
+
+ for (ch = 0; ch < ch_num; ch++) {
+ rank = SYS_REG_DEC_RANK(sys_reg, ch);
+ col = SYS_REG_DEC_COL(sys_reg, ch);
+ bk = SYS_REG_DEC_BK(sys_reg, ch);
+ cs0_row = SYS_REG_DEC_CS0_ROW(sys_reg, ch);
+ cs1_row = SYS_REG_DEC_CS1_ROW(sys_reg, ch);
+ bw = SYS_REG_DEC_BW(sys_reg, ch);
+ row_3_4 = SYS_REG_DEC_ROW_3_4(sys_reg, ch);
+
+ chipsize_mb = (1 << (cs0_row + col + bk + bw - 20));
+
+ if (rank > 1)
+ chipsize_mb += chipsize_mb >>
+ (cs0_row - cs1_row);
+ if (row_3_4)
+ chipsize_mb = chipsize_mb * 3 / 4;
+ size_mb += chipsize_mb;
+ }
+
+ /*
+ * we use the 0x00000000~0xf7ffffff space
+ * since 0xf8000000~0xffffffff is soc register space
+ * so we reserve it
+ */
+ size_mb = MIN(size_mb, 0xf8000000/MiB);
+ }
+
+ return size_mb;
}
diff --git a/src/soc/rockchip/rk3399/soc.c b/src/soc/rockchip/rk3399/soc.c
index e34ca09..4418a27 100644
--- a/src/soc/rockchip/rk3399/soc.c
+++ b/src/soc/rockchip/rk3399/soc.c
@@ -20,6 +20,7 @@
#include <soc/addressmap.h>
#include <soc/clock.h>
#include <soc/display.h>
+#include <soc/sdram.h>
#include <stddef.h>
#include <stdlib.h>
#include <string.h>
@@ -27,8 +28,7 @@
static void soc_read_resources(device_t dev)
{
- ram_resource(dev, 0, (uintptr_t)_dram / KiB,
- min(CONFIG_DRAM_SIZE_MB * KiB, MAX_DRAM_ADDRESS / KiB));
+ ram_resource(dev, 0, (uintptr_t)_dram / KiB, sdram_size_mb() * KiB);
}
static void soc_init(device_t dev)
1
0
Patch set updated for coreboot: google/gru: Power-cycle USB ports in developer/recovery modes
by Patrick Georgi 01 Dec '16
by Patrick Georgi 01 Dec '16
01 Dec '16
Patrick Georgi (pgeorgi(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17628
-gerrit
commit bdcfa38cf323855a3f4e9c5bb6e0e28039146c5f
Author: Julius Werner <jwerner(a)chromium.org>
Date: Mon Nov 21 20:14:18 2016 -0800
google/gru: Power-cycle USB ports in developer/recovery modes
Gru only uses USB 2.0 in firmware to avoid all the madness associated
with Type-C port orientation and USB 3.0 tuning. We do this by isolating
the SuperSpeed lines in the Type-C PHY so it looks like they aren't
connected to the device.
Unfortunately, some devices seem to already get "locked" into SuperSpeed
mode as soon as they detect Rx terminations once, and can never snap out
again on their own. Since the terminations are already connected during
power-on reset we cannot disable them fast enough to prevent this, and
the only solution we found to date is to power-cycle the whole USB port.
Now, Gru's USB port power is controlled by the EC, and unfortunately we
have no direct host command to control it. We do however have a command
to force a certain USB PD "role", and forcing our host into "sink" mode
makes it stop sourcing power to the port. So for lack of a saner
solution we'll use this to work around our problem.
BRANCH=gru
BUG=chrome-os-partner:59346
TEST=Booted Kevin in recovery mode, confirmed that my "problem stick"
gets detected immediately (whereas previously I had to unplug/replug
it). Booted Kevin to OS in both developer and normal mode and confirmed
that USB still seems to work.
Change-Id: Ib3cceba9baa170b13f01bd5c01bd413be5b441ba
Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Commit-Id: cd695eda33299e50362f1096c46f2f5260c49036
Original-Change-Id: I2db3d6d3710d18a8b8030e94eb1ac2e931f22638
Original-Signed-off-by: Julius Werner <jwerner(a)chromium.org>
Original-Reviewed-on: https://chromium-review.googlesource.com/413031
---
src/mainboard/google/gru/mainboard.c | 24 ++++++++++++++++++++++++
1 file changed, 24 insertions(+)
diff --git a/src/mainboard/google/gru/mainboard.c b/src/mainboard/google/gru/mainboard.c
index 7e360e7..dd986c4 100644
--- a/src/mainboard/google/gru/mainboard.c
+++ b/src/mainboard/google/gru/mainboard.c
@@ -15,9 +15,11 @@
*/
#include <boardid.h>
+#include <console/console.h>
#include <delay.h>
#include <device/device.h>
#include <device/i2c.h>
+#include <ec/google/chromeec/ec.h>
#include <gpio.h>
#include <soc/bl31_plat_params.h>
#include <soc/clock.h>
@@ -230,6 +232,17 @@ static void configure_display(void)
gpio_output(GPIO(4, D, 3), 1); /* CPU3_EDP_VDDEN for P3.3V_DISP */
}
+static void usb_power_cycle(int port)
+{
+ if (google_chromeec_set_usb_pd_role(port, USB_PD_CTRL_ROLE_FORCE_SINK))
+ printk(BIOS_ERR, "ERROR: Cannot force USB%d PD sink\n", port);
+
+ mdelay(10); /* Make sure USB stick is fully depowered. */
+
+ if (google_chromeec_set_usb_pd_role(port, USB_PD_CTRL_ROLE_TOGGLE_ON))
+ printk(BIOS_ERR, "ERROR: Cannot restore USB%d PD mode\n", port);
+}
+
static void setup_usb(void)
{
/* A few magic PHY tuning values that improve eye diagram amplitude
@@ -269,6 +282,17 @@ static void setup_usb(void)
setup_usb_otg0();
setup_usb_otg1();
+
+ /*
+ * Need to power-cycle USB ports for use in firmware, since some devices
+ * can't fall back to USB 2.0 after they saw SuperSpeed terminations.
+ * This takes about a dozen milliseconds, so only do it in boot modes
+ * that have firmware UI (which one could select USB boot from).
+ */
+ if (display_init_required()) {
+ usb_power_cycle(0);
+ usb_power_cycle(1);
+ }
}
static void mainboard_init(device_t dev)
1
0
Patch set updated for coreboot: google/chromeec: Add command to control USB PD role
by Patrick Georgi 01 Dec '16
by Patrick Georgi 01 Dec '16
01 Dec '16
Patrick Georgi (pgeorgi(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17627
-gerrit
commit 4f53f36f23c2c7d926bfa61d72a9e2956ad8c4e1
Author: Julius Werner <jwerner(a)chromium.org>
Date: Mon Nov 21 20:14:07 2016 -0800
google/chromeec: Add command to control USB PD role
Normally firmware should have no business messing with the USB PD role
(source/sink/whatever) in the EC. But, as so often happens, ugly issues
crop up that require weird work-arounds, and before you know it you need
to do this for some reason that only makes sense in context. I do now,
so add this function to send the necessary host command in the simplest
possible fashion.
BRANCH=gru
BUG=chrome-os-partner:59346
TEST=Used it in a follow-up patch.
Change-Id: I07d40feafd6a8387a633d6384efb205baf578d76
Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org>
Original-Commit-Id: 8b71767caccff9b77d458182ce8066f7abf6321c
Original-Change-Id: Ie8d0be98f6b703f4db062fe2f728cd2588347202
Original-Signed-off-by: Julius Werner <jwerner(a)chromium.org>
Original-Reviewed-on: https://chromium-review.googlesource.com/413030
Original-Reviewed-by: Vincent Palatin <vpalatin(a)chromium.org>
---
src/ec/google/chromeec/ec.c | 22 ++++++++++++++++++++++
src/ec/google/chromeec/ec.h | 1 +
2 files changed, 23 insertions(+)
diff --git a/src/ec/google/chromeec/ec.c b/src/ec/google/chromeec/ec.c
index 1308c3d..d0648f7 100644
--- a/src/ec/google/chromeec/ec.c
+++ b/src/ec/google/chromeec/ec.c
@@ -497,6 +497,28 @@ int google_chromeec_set_usb_charge_mode(u8 port_id, enum usb_charge_mode mode)
return google_chromeec_command(&cmd);
}
+int google_chromeec_set_usb_pd_role(u8 port, enum usb_pd_control_role role)
+{
+ struct ec_params_usb_pd_control req = {
+ .port = port,
+ .role = role,
+ .mux = USB_PD_CTRL_MUX_NO_CHANGE,
+ .swap = USB_PD_CTRL_SWAP_NONE,
+ };
+ struct ec_response_usb_pd_control rsp;
+ struct chromeec_command cmd = {
+ .cmd_code = EC_CMD_USB_PD_CONTROL,
+ .cmd_version = 0,
+ .cmd_data_in = &req,
+ .cmd_size_in = sizeof(req),
+ .cmd_data_out = &rsp,
+ .cmd_size_out = sizeof(rsp),
+ .cmd_dev_index = 0,
+ };
+
+ return google_chromeec_command(&cmd);
+}
+
#ifndef __SMM__
static
diff --git a/src/ec/google/chromeec/ec.h b/src/ec/google/chromeec/ec.h
index f765fe4..71cea7e 100644
--- a/src/ec/google/chromeec/ec.h
+++ b/src/ec/google/chromeec/ec.h
@@ -76,6 +76,7 @@ enum usb_charge_mode {
USB_CHARGE_MODE_DOWNSTREAM_1500MA,
};
int google_chromeec_set_usb_charge_mode(u8 port_id, enum usb_charge_mode mode);
+int google_chromeec_set_usb_pd_role(u8 port, enum usb_pd_control_role role);
/* internal structure to send a command to the EC and wait for response. */
struct chromeec_command {
1
0