coreboot-gerrit April 2022

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Change in coreboot[master]: soc/amd/sabrina/psp_verstage: Add platform_report_boot_mode API
by Karthik Ramasubramanian (Code Review) 19 Apr '22

19 Apr '22

Attention is currently required from: Jason Glenesk, Raul Rangel, Marshall Dawson, Fred Reitberger, Felix Held. Karthik Ramasubramanian has uploaded this change for review. ( https://review.coreboot.org/c/coreboot/+/63730 ) Change subject: soc/amd/sabrina/psp_verstage: Add platform_report_boot_mode API ...................................................................... soc/amd/sabrina/psp_verstage: Add platform_report_boot_mode API PSP verstage uses this API to report PSP regarding the platform boot mode. PSP in turn uses the boot mode to either maintain or clean DRM credentials. BUG=None TEST=Build Skyrim BIOS image with PSP verstage enabled. Signed-off-by: Karthikeyan Ramasubramanian <kramasub(a)google.com> Change-Id: Ie13b42b349f5c77322d904b68d5f53a3aed58fc5 --- M src/soc/amd/sabrina/psp_verstage/chipset.c 1 file changed, 11 insertions(+), 0 deletions(-) git pull ssh://review.coreboot.org:29418/coreboot refs/changes/30/63730/1 diff --git a/src/soc/amd/sabrina/psp_verstage/chipset.c b/src/soc/amd/sabrina/psp_verstage/chipset.c index e82a132..1261c3f 100644 --- a/src/soc/amd/sabrina/psp_verstage/chipset.c +++ b/src/soc/amd/sabrina/psp_verstage/chipset.c @@ -3,6 +3,7 @@ /* TODO: Check if this is still correct */ #include <bl_uapp/bl_syscall_public.h> +#include <console/console.h> #include <psp_verstage.h> uint32_t update_psp_bios_dir(uint32_t *psp_dir_offset, uint32_t *bios_dir_offset) @@ -44,3 +45,13 @@ { return 0; } + +void platform_report_mode(int developer_mode_enabled) +{ + printk(BIOS_INFO, "Reporting %s mode\n", + developer_mode_enabled ? "Developer" : "Production"); + if (developer_mode_enabled) + svc_set_platform_boot_mode(CHROME_BOOK_BOOT_MODE_DEVELOPER); + else + svc_set_platform_boot_mode(CHROME_BOOK_BOOT_MODE_PRODUCTION); +} -- To view, visit https://review.coreboot.org/c/coreboot/+/63730 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: Ie13b42b349f5c77322d904b68d5f53a3aed58fc5 Gerrit-Change-Number: 63730 Gerrit-PatchSet: 1 Gerrit-Owner: Karthik Ramasubramanian <kramasub(a)google.com> Gerrit-Reviewer: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-Reviewer: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Reviewer: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Reviewer: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Reviewer: Raul Rangel <rrangel(a)chromium.org> Gerrit-Attention: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Attention: Raul Rangel <rrangel(a)chromium.org> Gerrit-Attention: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Attention: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Attention: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-MessageType: newchange

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Change in coreboot[master]: soc/amd/sabrina/psp_verstage: Unify SVC ID
by Karthik Ramasubramanian (Code Review) 19 Apr '22

19 Apr '22

Karthik Ramasubramanian has uploaded this change for review. ( https://review.coreboot.org/c/coreboot/+/63729 ) Change subject: soc/amd/sabrina/psp_verstage: Unify SVC ID ...................................................................... soc/amd/sabrina/psp_verstage: Unify SVC ID In Sabrina, PSP verstage uses a unified SVC call ID with sub-commands. Update the SVC calls for Sabrina to pass the SVC_VERSTAGE_CMD (command ID) with individual subcommands and the corresponding parameters. BUG=b:220848545, b:217414563 TEST=Build the Skyrim BIOS image with PSP verstage enabled. Change-Id: I56be51aa1dfb00e5f0945014600de2bbbec289db Signed-off-by: Karthikeyan Ramasubramanian <kramasub(a)google.com> --- M src/soc/amd/sabrina/psp_verstage/svc.c M src/soc/amd/sabrina/psp_verstage/svc.h M src/vendorcode/amd/fsp/sabrina/include/bl_uapp/bl_syscall_public.h 3 files changed, 220 insertions(+), 41 deletions(-) git pull ssh://review.coreboot.org:29418/coreboot refs/changes/29/63729/1 diff --git a/src/soc/amd/sabrina/psp_verstage/svc.c b/src/soc/amd/sabrina/psp_verstage/svc.c index bf1a106..370481c 100644 --- a/src/soc/amd/sabrina/psp_verstage/svc.c +++ b/src/soc/amd/sabrina/psp_verstage/svc.c @@ -1,13 +1,12 @@ /* SPDX-License-Identifier: GPL-2.0-only */ -/* TODO: Check if this is still correct */ - #include "svc.h" #include <assert.h> #include <bl_uapp/bl_syscall_public.h> #include <psp_verstage.h> #include <stddef.h> +#include <string.h> void svc_exit(uint32_t status) { @@ -18,33 +17,52 @@ void svc_debug_print(const char *string) { uint32_t unused = 0; - SVC_CALL1(SVC_DEBUG_PRINT, (uint32_t)string, unused); + struct cmd_param_debug param = { + .debug_buffer = (char *)string, + .debug_buffer_len = strlen(string), + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_DEBUG_PRINT, (void *)&param, unused); } void svc_debug_print_ex(uint32_t dword0, uint32_t dword1, uint32_t dword2, uint32_t dword3) { uint32_t unused = 0; - SVC_CALL4(SVC_DEBUG_PRINT_EX, dword0, dword1, dword2, dword3, unused); + struct cmd_param_debug_ex param = { + .word0 = dword0, + .word1 = dword1, + .word2 = dword2, + .word3 = dword3, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_DEBUG_PRINT_EX, (void *)&param, unused); } uint32_t svc_get_boot_mode(uint32_t *boot_mode) { uint32_t retval = 0; - SVC_CALL1(SVC_GET_BOOT_MODE, boot_mode, retval); + struct cmd_param_get_boot_mode param = { + .ptr_boot_mode = boot_mode, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_GET_BOOT_MODE, (void *)&param, retval); return retval; } void svc_delay_in_usec(uint32_t delay) { uint32_t unused = 0; - SVC_CALL1(SVC_DELAY_IN_MICRO_SECONDS, delay, unused); + struct cmd_param_delay_in_micro_second param = { + .delay = delay, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_DELAY_IN_MICRO_SECONDS, (void *)&param, unused); } uint32_t svc_get_spi_rom_info(struct spirom_info *spi_rom_info) { uint32_t retval = 0; - SVC_CALL1(SVC_GET_SPI_INFO, (uint32_t)spi_rom_info, retval); + struct cmd_param_spirom_info param = { + .ptr_spirom_info = spi_rom_info, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_GET_SPI_INFO, (void *)&param, retval); return retval; } @@ -52,18 +70,26 @@ uint32_t arg1, uint32_t arg2, void **io_device_axi_addr) { uint32_t retval = 0; + struct cmd_param_map_fch_io_device param = { + .io_device = io_device, + .arg1 = arg1, + .arg2 = arg2, + .pptr_io_device_addr_axi = io_device_axi_addr, + }; assert(io_device < FCH_IO_DEVICE_END); - SVC_CALL4(SVC_MAP_FCH_IO_DEVICE, io_device, arg1, arg2, - (uint32_t)io_device_axi_addr, retval); + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_MAP_FCH_IO_DEVICE, (void *)&param, retval); return retval; } uint32_t svc_unmap_fch_dev(enum fch_io_device io_device, void *io_device_axi_addr) { uint32_t retval = 0; + struct cmd_param_unmap_fch_io_device param = { + .io_device = io_device, + .ptr_io_device_addr_axi = io_device_axi_addr, + }; assert(io_device < FCH_IO_DEVICE_END); - SVC_CALL2(SVC_UNMAP_FCH_IO_DEVICE, (uint32_t)io_device, - (uint32_t)io_device_axi_addr, retval); + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_UNMAP_FCH_IO_DEVICE, (void *)&param, retval); return retval; } @@ -71,15 +97,22 @@ uint32_t size, void **spi_rom_axi_addr) { uint32_t retval = 0; - SVC_CALL3(SVC_MAP_SPIROM_DEVICE, spi_rom_addr, size, - (uint32_t)spi_rom_axi_addr, retval); + struct cmd_param_map_spirom param = { + .spirom_addr = (uintptr_t)spi_rom_addr, + .size = size, + .ppspirom_addr_axi = spi_rom_axi_addr, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_MAP_SPIROM_DEVICE, (void *)&param, retval); return retval; } uint32_t svc_unmap_spi_rom(void *spi_rom_addr) { uint32_t retval = 0; - SVC_CALL1(SVC_UNMAP_SPIROM_DEVICE, (uint32_t)spi_rom_addr, retval); + struct cmd_param_unmap_spirom param = { + .ptr_spirom_addr_axi = spi_rom_addr, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_UNMAP_SPIROM_DEVICE, (void *)&param, retval); return retval; } @@ -87,51 +120,86 @@ uint32_t *bios_dir_offset) { uint32_t retval = 0; - SVC_CALL2(SVC_UPDATE_PSP_BIOS_DIR, (uint32_t)psp_dir_offset, - (uint32_t)bios_dir_offset, retval); + struct cmd_param_psp_update param = { + .ptr_psp_dir_addr = psp_dir_offset, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_UPDATE_PSP_BIOS_DIR, (void *)&param, retval); return retval; } uint32_t svc_save_uapp_data(void *address, uint32_t size) { uint32_t retval = 0; - SVC_CALL2(SVC_COPY_DATA_FROM_UAPP, (uint32_t)address, size, retval); + struct cmd_param_copy_data_from_uapp param = { + .address = (uintptr_t)address, + .size = size, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_COPY_DATA_FROM_UAPP, (void *)&param, retval); return retval; } uint32_t svc_read_timer_val(enum psp_timer_type type, uint64_t *counter_value) { unsigned int retval = 0; + struct cmd_param_read_timer_val param = { + .timer_type = type, + .ptr_counter_value = counter_value, + }; assert(type < PSP_TIMER_TYPE_MAX); - SVC_CALL2(SVC_READ_TIMER_VAL, type, counter_value, retval); + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_READ_TIMER_VAL, (void *)&param, retval); return retval; } uint32_t svc_reset_system(enum reset_type reset_type) { unsigned int retval = 0; + struct cmd_param_reset_system param = { + .reset_type = reset_type, + }; assert(reset_type < RESET_TYPE_MAX); - SVC_CALL1(SVC_RESET_SYSTEM, reset_type, retval); + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_RESET_SYSTEM, (void *)&param, retval); return retval; } uint32_t svc_crypto_sha(struct sha_generic_data *sha_op, enum sha_operation_mode sha_mode) { uint32_t retval = 0; - SVC_CALL2(SVC_SHA, sha_op, sha_mode, retval); + struct cmd_param_sha param = { + .ptr_sha_op = sha_op, + .sha_mode = sha_mode, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_SHA, (void *)&param, retval); return retval; } uint32_t svc_modexp(struct mod_exp_params *mod_exp_param) { uint32_t retval = 0; - SVC_CALL1(SVC_MODEXP, mod_exp_param, retval); + struct cmd_param_modexp param = { + .ptr_modexp = mod_exp_param, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_MODEXP, (void *)&param, retval); return retval; } uint32_t svc_ccp_dma(uint32_t spi_rom_offset, void *dest, uint32_t size) { uint32_t retval = 0; - SVC_CALL3(SVC_CCP_DMA, spi_rom_offset, dest, size, retval); + struct cmd_param_ccp_dma param = { + .spi_offset = spi_rom_offset, + .dst_addr = (uintptr_t)dest, + .size = size, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_CCP_DMA, (void *)&param, retval); + return retval; +} + +uint32_t svc_set_platform_boot_mode(enum chrome_platform_boot_mode boot_mode) +{ + uint32_t retval = 0; + struct cmd_param_set_platform_boot_mode param = { + .boot_mode = boot_mode, + }; + SVC_CALL2(SVC_VERSTAGE_CMD, CMD_SET_PLATFORM_BOOT_MODE, (void *)&param, retval); return retval; } diff --git a/src/soc/amd/sabrina/psp_verstage/svc.h b/src/soc/amd/sabrina/psp_verstage/svc.h index 86e533a..40dbc3e 100644 --- a/src/soc/amd/sabrina/psp_verstage/svc.h +++ b/src/soc/amd/sabrina/psp_verstage/svc.h @@ -5,6 +5,9 @@ #ifndef PSP_VERSTAGE_SVC_H #define PSP_VERSTAGE_SVC_H +#include <bl_uapp/bl_syscall_public.h> +#include <types.h> + #define SVC_CALL4(SVC_ID, R0, R1, R2, R3, Ret) \ __asm__ __volatile__ ( \ "mov r0, %[reg0]\n\t" \ @@ -56,4 +59,87 @@ : [id] "I" (SVC_ID) /* input(s) */ \ : "memory", "cc" /* list of clobbered registers */) +struct cmd_param_sha { + struct sha_generic_data *ptr_sha_op; + enum sha_operation_mode sha_mode; +}; + +struct cmd_param_debug { + char *debug_buffer; + uint32_t debug_buffer_len; +}; + +struct cmd_param_debug_ex { + uint32_t word0; + uint32_t word1; + uint32_t word2; + uint32_t word3; +}; + +struct cmd_param_modexp { + struct mod_exp_params *ptr_modexp; +}; + +struct cmd_param_psp_update { + unsigned int *ptr_psp_dir_addr; +}; + +struct cmd_param_spirom_info { + struct spirom_info *ptr_spirom_info; +}; + +struct cmd_param_map_spirom { + unsigned int spirom_addr; + unsigned int size; + void **ppspirom_addr_axi; +}; + +struct cmd_param_unmap_spirom { + void *ptr_spirom_addr_axi; +}; + +struct cmd_param_read_timer_val { + enum psp_timer_type timer_type; + uint64_t *ptr_counter_value; +}; + +struct cmd_param_delay_in_micro_second { + uint32_t delay; +}; + +struct cmd_param_reset_system { + enum reset_type reset_type; +}; + +struct cmd_param_get_boot_mode { + unsigned int *ptr_boot_mode; +}; + +struct cmd_param_copy_data_from_uapp { + unsigned int address; + unsigned int size; +}; + +struct cmd_param_map_fch_io_device { + enum fch_io_device io_device; + unsigned int arg1; + unsigned int arg2; + void **pptr_io_device_addr_axi; +}; + +struct cmd_param_unmap_fch_io_device { + enum fch_io_device io_device; + void *ptr_io_device_addr_axi; +}; + +struct cmd_param_ccp_dma { + uint32_t spi_offset; + uint32_t dst_addr; + uint32_t size; +}; + +struct cmd_param_set_platform_boot_mode { + uint32_t boot_mode; +}; + #endif /* PSP_VERSTAGE_SVC_H */ diff --git a/src/vendorcode/amd/fsp/sabrina/include/bl_uapp/bl_syscall_public.h b/src/vendorcode/amd/fsp/sabrina/include/bl_uapp/bl_syscall_public.h index 06e9def..5b7782d 100644 --- a/src/vendorcode/amd/fsp/sabrina/include/bl_uapp/bl_syscall_public.h +++ b/src/vendorcode/amd/fsp/sabrina/include/bl_uapp/bl_syscall_public.h @@ -32,24 +32,29 @@ #include <stdint.h> -#define SVC_EXIT 0x00 -#define SVC_ENTER 0x02 -#define SVC_DEBUG_PRINT 0x06 -#define SVC_MODEXP 0x0C -#define SVC_DEBUG_PRINT_EX 0x1A -#define SVC_GET_BOOT_MODE 0x1C -#define SVC_DELAY_IN_MICRO_SECONDS 0x2F -#define SVC_GET_SPI_INFO 0x60 -#define SVC_MAP_SPIROM_DEVICE 0x61 -#define SVC_UNMAP_SPIROM_DEVICE 0x62 -#define SVC_MAP_FCH_IO_DEVICE 0x63 -#define SVC_UNMAP_FCH_IO_DEVICE 0x64 -#define SVC_UPDATE_PSP_BIOS_DIR 0x65 -#define SVC_COPY_DATA_FROM_UAPP 0x66 -#define SVC_RESET_SYSTEM 0x67 -#define SVC_READ_TIMER_VAL 0x68 -#define SVC_SHA 0x69 -#define SVC_CCP_DMA 0x6A +#define SVC_EXIT 0x00 +#define SVC_ENTER 0x02 +#define SVC_VERSTAGE_CMD 0x3A + +enum verstage_cmd_id { + CMD_SHA = 1, + CMD_MODEXP, + CMD_DEBUG_PRINT, + CMD_DEBUG_PRINT_EX, + CMD_UPDATE_PSP_BIOS_DIR, + CMD_GET_SPI_INFO, + CMD_MAP_SPIROM_DEVICE, + CMD_UNMAP_SPIROM_DEVICE, + CMD_READ_TIMER_VAL, + CMD_DELAY_IN_MICRO_SECONDS, + CMD_RESET_SYSTEM, + CMD_GET_BOOT_MODE, + CMD_COPY_DATA_FROM_UAPP, + CMD_MAP_FCH_IO_DEVICE, + CMD_UNMAP_FCH_IO_DEVICE, + CMD_CCP_DMA, + CMD_SET_PLATFORM_BOOT_MODE, +}; struct mod_exp_params { char *pExponent; // Exponent address @@ -86,7 +91,6 @@ FCH_IO_DEVICE_MISC, FCH_IO_DEVICE_AOAC, FCH_IO_DEVICE_IOPORT, - FCH_IO_DEVICE_END, }; @@ -136,6 +140,19 @@ }; /* + * This is state that PSP manages internally. + * We only report BOOT_MODE_DEVELOPER or BOOT_MODE_PRODUCTION in verstage. + */ +enum chrome_platform_boot_mode +{ + NON_CHROME_BOOK_BOOT_MODE = 0x0, + CHROME_BOOK_BOOT_MODE_UNSIGNED_VERSTAGE = 0x1, + CHROME_BOOK_BOOT_MODE_PRODUCTION = 0x2, + CHROME_BOOK_BOOT_MODE_DEVELOPER = 0x3, + CHROME_BOOK_BOOT_MODE_TYPE_MAX_LIMIT = 0x4, // used for boundary check +}; + +/* * Exit to the main Boot Loader. This does not return back to user application. * * Parameters: @@ -313,6 +330,14 @@ */ uint32_t svc_ccp_dma(uint32_t spi_rom_offset, void *dest, uint32_t size); +/* + * Get the Platform boot mode from verstage. Production or developer + * + * Parameters: + * - boot mode + -----------------------------------------------------------------------------*/ +uint32_t svc_set_platform_boot_mode(enum chrome_platform_boot_mode boot_mode); + /* C entry point for the Bootloader Userspace Application */ void Main(void); -- To view, visit https://review.coreboot.org/c/coreboot/+/63729 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: I56be51aa1dfb00e5f0945014600de2bbbec289db Gerrit-Change-Number: 63729 Gerrit-PatchSet: 1 Gerrit-Owner: Karthik Ramasubramanian <kramasub(a)google.com> Gerrit-MessageType: newchange

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Change in coreboot[master]: [NOTFORMERGE/WIP]cpu/x86: Prepare for the page table to be linked in ...
by Arthur Heymans (Code Review) 19 Apr '22

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Attention is currently required from: Jason Glenesk, Raul Rangel, Marshall Dawson, Arthur Heymans, Fred Reitberger, Felix Held. Hello build bot (Jenkins), Jason Glenesk, Raul Rangel, Marshall Dawson, Fred Reitberger, Felix Held, I'd like you to reexamine a change. Please visit https://review.coreboot.org/c/coreboot/+/63728 to look at the new patch set (#2). Change subject: [NOTFORMERGE/WIP]cpu/x86: Prepare for the page table to be linked in stage ...................................................................... [NOTFORMERGE/WIP]cpu/x86: Prepare for the page table to be linked in stage Change-Id: Ifafad97a5216616a5c7cf01684484cd23ae137b8 Signed-off-by: Arthur Heymans <arthur(a)aheymans.xyz> --- M src/arch/x86/Kconfig M src/arch/x86/bootblock.ld M src/cpu/x86/64bit/Makefile.inc M src/cpu/x86/64bit/entry64.inc M src/cpu/x86/mp_init.c M src/cpu/x86/sipi_vector.S M src/cpu/x86/smm/smm_module_handler.c M src/cpu/x86/smm/smm_module_loader.c M src/cpu/x86/smm/smm_stub.S M src/include/cpu/x86/smm.h M src/soc/amd/common/block/cpu/Kconfig 11 files changed, 53 insertions(+), 7 deletions(-) git pull ssh://review.coreboot.org:29418/coreboot refs/changes/28/63728/2 -- To view, visit https://review.coreboot.org/c/coreboot/+/63728 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: Ifafad97a5216616a5c7cf01684484cd23ae137b8 Gerrit-Change-Number: 63728 Gerrit-PatchSet: 2 Gerrit-Owner: Arthur Heymans <arthur(a)aheymans.xyz> Gerrit-Reviewer: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-Reviewer: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Reviewer: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Reviewer: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Reviewer: Raul Rangel <rrangel(a)chromium.org> Gerrit-Reviewer: build bot (Jenkins) <no-reply(a)coreboot.org> Gerrit-Attention: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Attention: Raul Rangel <rrangel(a)chromium.org> Gerrit-Attention: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Attention: Arthur Heymans <arthur(a)aheymans.xyz> Gerrit-Attention: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Attention: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-MessageType: newpatchset

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Change in coreboot[master]: [NOTFORMERGE/WIP]cpu/x86: Prepare for the page table to be linked in ...
by Arthur Heymans (Code Review) 19 Apr '22

19 Apr '22

Attention is currently required from: Jason Glenesk, Raul Rangel, Marshall Dawson, Fred Reitberger, Felix Held. Arthur Heymans has uploaded this change for review. ( https://review.coreboot.org/c/coreboot/+/63728 ) Change subject: [NOTFORMERGE/WIP]cpu/x86: Prepare for the page table to be linked in stage ...................................................................... [NOTFORMERGE/WIP]cpu/x86: Prepare for the page table to be linked in stage Change-Id: Ifafad97a5216616a5c7cf01684484cd23ae137b8 Signed-off-by: Arthur Heymans <arthur(a)aheymans.xyz> --- M src/arch/x86/Kconfig M src/arch/x86/bootblock.ld M src/cpu/x86/64bit/Makefile.inc M src/cpu/x86/64bit/entry64.inc M src/cpu/x86/mp_init.c M src/cpu/x86/sipi_vector.S M src/cpu/x86/smm/smm_module_handler.c M src/cpu/x86/smm/smm_module_loader.c M src/cpu/x86/smm/smm_stub.S M src/include/cpu/x86/smm.h M src/soc/amd/common/block/cpu/Kconfig 11 files changed, 53 insertions(+), 7 deletions(-) git pull ssh://review.coreboot.org:29418/coreboot refs/changes/28/63728/1 diff --git a/src/arch/x86/Kconfig b/src/arch/x86/Kconfig index e9fce50..7285575 100644 --- a/src/arch/x86/Kconfig +++ b/src/arch/x86/Kconfig @@ -81,9 +81,16 @@ is an experimental option: do not enable unless one wants to test it and has the means to recover a system when coreboot fails to boot. +config ARCH_X86_64_PGTBL_CBFS + bool + depends on ARCH_BOOTBLOCK_X86_64 + default y + help + Select this if you want to include RO page tables as a cbfs file. + config ARCH_X86_64_PGTBL_LOC hex "x86_64 page table location in CBFS" - depends on ARCH_BOOTBLOCK_X86_64 + depends on ARCH_X86_64_PGTBL_CBFS default 0xfffe9000 help The position where to place pagetables. Needs to be known at diff --git a/src/arch/x86/bootblock.ld b/src/arch/x86/bootblock.ld index 0b908bb..a99e8c0 100644 --- a/src/arch/x86/bootblock.ld +++ b/src/arch/x86/bootblock.ld @@ -29,7 +29,7 @@ * may cause the total size of a section to change when the start * address gets applied. */ - PROGRAM_SZ = SIZEOF(.text) + 512; + PROGRAM_SZ = SIZEOF(.text) + 10000; . = MIN(_ECFW_PTR, MIN(_ID_SECTION, _FIT_POINTER)) - EARLYASM_SZ; . = CONFIG(SIPI_VECTOR_IN_ROM) ? ALIGN(4096) : ALIGN(16); diff --git a/src/cpu/x86/64bit/Makefile.inc b/src/cpu/x86/64bit/Makefile.inc index 47fd006..ea319bb 100644 --- a/src/cpu/x86/64bit/Makefile.inc +++ b/src/cpu/x86/64bit/Makefile.inc @@ -5,8 +5,13 @@ $(OBJCOPY_ramstage) -Obinary -j .rodata $@.tmp $@ rm $@.tmp -cbfs-files-y += pagetables +cbfs-files-$(CONFIG_ARCH_X86_64_PGTBL_CBFS) += pagetables pagetables-file := $(objcbfs)/pt pagetables-type := raw pagetables-compression := none pagetables-COREBOOT-position := $(CONFIG_ARCH_X86_64_PGTBL_LOC) + +smm-y += pt.S +ifneq ($(CONFIGARCH_X86_64_PGTBL_CBFS),y) +all-y += pt.S +endif diff --git a/src/cpu/x86/64bit/entry64.inc b/src/cpu/x86/64bit/entry64.inc index 7da68b4..51e5585 100644 --- a/src/cpu/x86/64bit/entry64.inc +++ b/src/cpu/x86/64bit/entry64.inc @@ -22,10 +22,15 @@ #include <arch/rom_segs.h> #endif +#if CONFIG(ARCH_X86_64_PGTBL_CBFS) && ENV_BOOTBLOCK +#define PGTBL_LOC $(CONFIG_ARCH_X86_64_PGTBL_LOC) +#else +#define PGTBL_LOC PM4LE +#endif setup_longmode: /* Get page table address */ - movl $(CONFIG_ARCH_X86_64_PGTBL_LOC), %eax + movl PGTBL_LOC, %eax /* load identity mapped page tables */ movl %eax, %cr3 diff --git a/src/cpu/x86/mp_init.c b/src/cpu/x86/mp_init.c index 81c987b..b035b89 100644 --- a/src/cpu/x86/mp_init.c +++ b/src/cpu/x86/mp_init.c @@ -1,6 +1,8 @@ /* SPDX-License-Identifier: GPL-2.0-only */ +#include "rules.h" #include <console/console.h> +#include <stdint.h> #include <string.h> #include <rmodule.h> #include <arch/cpu.h> @@ -98,6 +100,7 @@ uint32_t msr_count; uint32_t c_handler; atomic_t ap_count; + uint32_t cr3; } __packed; /* This also needs to match the assembly code for saved MSR encoding. */ @@ -348,6 +351,8 @@ else sp->microcode_lock = 0; sp->c_handler = (uintptr_t)&ap_init; + if (ENV_X86_64) + sp->cr3 = read_cr3(); ap_count = &sp->ap_count; atomic_set(ap_count, 0); diff --git a/src/cpu/x86/sipi_vector.S b/src/cpu/x86/sipi_vector.S index b8cac96..80ee79d 100644 --- a/src/cpu/x86/sipi_vector.S +++ b/src/cpu/x86/sipi_vector.S @@ -40,12 +40,19 @@ .long 0 ap_count: .long 0 +cr3: +.long 0 #define CR0_CLEAR_FLAGS_CACHE_ENABLE (CR0_CD | CR0_NW) #define CR0_SET_FLAGS (CR0_CLEAR_FLAGS_CACHE_ENABLE | CR0_PE) #define CR0_CLEAR_FLAGS \ (CR0_PG | CR0_AM | CR0_WP | CR0_NE | CR0_TS | CR0_EM | CR0_MP) +.data +.align 32 +PM4LE: +.quad 0 + .text .code16 .global _start @@ -233,6 +240,8 @@ andl $0xfffffff0, %esp /* ensure stack alignment */ #if ENV_X86_64 + movl cr3, %eax + movl %eax, PM4LE /* entry64.inc preserves ebx. */ #include <cpu/x86/64bit/entry64.inc> diff --git a/src/cpu/x86/smm/smm_module_handler.c b/src/cpu/x86/smm/smm_module_handler.c index e18a26a..00a0090 100644 --- a/src/cpu/x86/smm/smm_module_handler.c +++ b/src/cpu/x86/smm/smm_module_handler.c @@ -20,7 +20,7 @@ __attribute__((aligned(4))) smi_semaphore smi_handler_status = SMI_UNLOCKED; static const volatile -__attribute((aligned(4), __section__(".module_parameters"))) struct smm_runtime smm_runtime; +__attribute((aligned(4), __section__(".module_parameters"))) struct smm_runtime smm_runtime = {}; static int smi_obtain_lock(void) { diff --git a/src/cpu/x86/smm/smm_module_loader.c b/src/cpu/x86/smm/smm_module_loader.c index 9068435..3a80a37 100644 --- a/src/cpu/x86/smm/smm_module_loader.c +++ b/src/cpu/x86/smm/smm_module_loader.c @@ -6,6 +6,7 @@ #include <string.h> #include <rmodule.h> #include <cbmem.h> +#include <cpu/x86/cr.h> #include <cpu/x86/smm.h> #include <commonlib/helpers.h> #include <console/console.h> @@ -375,9 +376,9 @@ stub_params->c_handler = (uintptr_t)params->handler; stub_params->fxsave_area = (uintptr_t)fxsave_area; stub_params->fxsave_area_size = FXSAVE_SIZE; + stub_params->cr3 = read_cr3(); - printk(BIOS_DEBUG, - "%s: stack_top = 0x%x\n", __func__, stub_params->stack_top); + printk(BIOS_DEBUG, "%s: stack_top = 0x%x\n", __func__, stub_params->stack_top); printk(BIOS_DEBUG, "%s: per cpu stack_size = 0x%x\n", __func__, stub_params->stack_size); printk(BIOS_DEBUG, "%s: runtime.start32_offset = 0x%x\n", __func__, diff --git a/src/cpu/x86/smm/smm_stub.S b/src/cpu/x86/smm/smm_stub.S index 02532a4..ccfd686 100644 --- a/src/cpu/x86/smm/smm_stub.S +++ b/src/cpu/x86/smm/smm_stub.S @@ -26,6 +26,8 @@ .long 0 fxsave_area_size: .long 0 +cr3: +.long 0 /* apic_to_cpu_num is a table mapping the default APIC id to CPU num. If the * APIC id is found at the given index, the contiguous CPU number is index * into the table. */ @@ -36,6 +38,10 @@ .long smm_trampoline32 - _start .data +.global PM4LE +.align 32 +PM4LE: +.quad /* Provide fallback stack to use when a valid CPU number cannot be found. */ fallback_stack_bottom: .skip 128 @@ -233,6 +239,9 @@ movl %eax, -0x8(%ebp) movl %edx, -0xc(%ebp) + movl cr3, %eax + movl %eax, PM4LE + /* entry64.inc preserves ebx, esi, edi */ #include <cpu/x86/64bit/entry64.inc> mov %edi, %ecx diff --git a/src/include/cpu/x86/smm.h b/src/include/cpu/x86/smm.h index 03b9c39..a0074e6 100644 --- a/src/include/cpu/x86/smm.h +++ b/src/include/cpu/x86/smm.h @@ -67,6 +67,7 @@ u32 cbmemc_size; void *cbmemc; uintptr_t save_state_top[CONFIG_MAX_CPUS]; + u32 cr3; } __packed; struct smm_module_params { @@ -85,6 +86,7 @@ u32 c_handler; u32 fxsave_area; u32 fxsave_area_size; + u32 cr3; /* The apic_id_to_cpu provides a mapping from APIC id to CPU number. * The CPU number is indicated by the index into the array by matching * the default APIC id and value at the index. The stub loader diff --git a/src/soc/amd/common/block/cpu/Kconfig b/src/soc/amd/common/block/cpu/Kconfig index fef12f4..db15bf8 100644 --- a/src/soc/amd/common/block/cpu/Kconfig +++ b/src/soc/amd/common/block/cpu/Kconfig @@ -30,6 +30,9 @@ help The size of the cbfs_cache region. +config ARCH_X86_64_PGTBL_CBFS + default y + endif # SOC_AMD_COMMON_BLOCK_NONCAR config SOC_AMD_COMMON_BLOCK_MCA_COMMON -- To view, visit https://review.coreboot.org/c/coreboot/+/63728 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: Ifafad97a5216616a5c7cf01684484cd23ae137b8 Gerrit-Change-Number: 63728 Gerrit-PatchSet: 1 Gerrit-Owner: Arthur Heymans <arthur(a)aheymans.xyz> Gerrit-Reviewer: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-Reviewer: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Reviewer: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Reviewer: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Reviewer: Raul Rangel <rrangel(a)chromium.org> Gerrit-Attention: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Attention: Raul Rangel <rrangel(a)chromium.org> Gerrit-Attention: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Attention: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Attention: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-MessageType: newchange

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Change in coreboot[master]: [UNTESTED]soc/amd/picasso: Add support for 64bit builds
by Arthur Heymans (Code Review) 19 Apr '22

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Change in coreboot[master]: soc/amd/picasso: Use read*p
by Arthur Heymans (Code Review) 19 Apr '22

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Change in coreboot[master]: cpu/x86/64bit: Generate static page tables from an assembly file
by Arthur Heymans (Code Review) 19 Apr '22

19 Apr '22

Arthur Heymans has uploaded this change for review. ( https://review.coreboot.org/c/coreboot/+/63725 ) Change subject: cpu/x86/64bit: Generate static page tables from an assembly file ...................................................................... cpu/x86/64bit: Generate static page tables from an assembly file This removes the need for a tool to generate simple identity pages. Future patches will link this page table directly into the stages on some platforms so having an assembly file makes a lot of sense. This also optimizes the size of the page of each 4K page by placing the PDPE_table below the PDE. Change-Id: Ia1e31b701a2584268c85d327bf139953213899e3 Signed-off-by: Arthur Heymans <arthur(a)aheymans.xyz> --- M Documentation/arch/x86/index.md A src/cpu/x86/64bit/Makefile.inc A src/cpu/x86/64bit/pt.S M src/cpu/x86/Makefile.inc D util/pgtblgen/Makefile.inc D util/pgtblgen/description.md D util/pgtblgen/pgtblgen.c 7 files changed, 2,093 insertions(+), 183 deletions(-) git pull ssh://review.coreboot.org:29418/coreboot refs/changes/25/63725/1 diff --git a/Documentation/arch/x86/index.md b/Documentation/arch/x86/index.md index a30c5e2..c7115b4 100644 --- a/Documentation/arch/x86/index.md +++ b/Documentation/arch/x86/index.md @@ -26,9 +26,7 @@ * A stage can install new page tables in RAM ## Page tables -Page tables are generated by a tool in `util/pgtblgen/pgtblgen`. It writes -the page tables to a file which is then included into the CBFS as file called -`pagetables`. +A `pagetables` cbfs file is generated based on an assembly file. To generate the static page tables it must know the physical address where to place the file. diff --git a/src/cpu/x86/64bit/Makefile.inc b/src/cpu/x86/64bit/Makefile.inc new file mode 100644 index 0000000..47fd006 --- /dev/null +++ b/src/cpu/x86/64bit/Makefile.inc @@ -0,0 +1,12 @@ +all-y += mode_switch.S + +$(objcbfs)/pt: $(dir)/pt.S + $(CC_ramstage) -o $@.tmp $< -ffreestanding -nostdlib -nostdinc -Wl,--section-start=.rodata=$(CONFIG_ARCH_X86_64_PGTBL_LOC) + $(OBJCOPY_ramstage) -Obinary -j .rodata $@.tmp $@ + rm $@.tmp + +cbfs-files-y += pagetables +pagetables-file := $(objcbfs)/pt +pagetables-type := raw +pagetables-compression := none +pagetables-COREBOOT-position := $(CONFIG_ARCH_X86_64_PGTBL_LOC) diff --git a/src/cpu/x86/64bit/pt.S b/src/cpu/x86/64bit/pt.S new file mode 100644 index 0000000..ad56f06 --- /dev/null +++ b/src/cpu/x86/64bit/pt.S @@ -0,0 +1,2079 @@ +/* + * For reference see "AMD64 ArchitectureProgrammer's Manual Volume 2", + * Document 24593-Rev. 3.31-July 2019 Chapter 5.3.4 + * + * Page table attributes: WB, User+Supervisor, Present, Writeable, Accessed, Dirty + */ + +.section .rodata, "aw", @progbits +#define _PRES (1ULL << 0) +#define _RW (1ULL << 1) +#define _US (1ULL << 2) +#define _A (1ULL << 5) +#define _D (1ULL << 6) +#define _PS (1ULL << 7) +#define _GEN_DIR(a) (_PRES + _RW + _US + _A + (a)) +#define _GEN_PAGE(a) (_PRES + _RW + _US + _PS + _A + _D + (a)) + +.global PM4LE +.align 32 +PM4LE: +.quad _GEN_DIR(PDPE_table) + +.align 4096 +PDE_tables: /* identity map 2MiB pages */ +.quad _GEN_PAGE(0x200000 * 0) +.quad _GEN_PAGE(0x200000 * 1) +.quad _GEN_PAGE(0x200000 * 2) +.quad _GEN_PAGE(0x200000 * 3) +.quad _GEN_PAGE(0x200000 * 4) +.quad _GEN_PAGE(0x200000 * 5) +.quad _GEN_PAGE(0x200000 * 6) +.quad _GEN_PAGE(0x200000 * 7) +.quad _GEN_PAGE(0x200000 * 8) +.quad _GEN_PAGE(0x200000 * 9) +.quad _GEN_PAGE(0x200000 * 10) +.quad _GEN_PAGE(0x200000 * 11) +.quad _GEN_PAGE(0x200000 * 12) +.quad _GEN_PAGE(0x200000 * 13) +.quad _GEN_PAGE(0x200000 * 14) +.quad _GEN_PAGE(0x200000 * 15) +.quad _GEN_PAGE(0x200000 * 16) +.quad _GEN_PAGE(0x200000 * 17) +.quad _GEN_PAGE(0x200000 * 18) +.quad _GEN_PAGE(0x200000 * 19) +.quad _GEN_PAGE(0x200000 * 20) +.quad _GEN_PAGE(0x200000 * 21) +.quad _GEN_PAGE(0x200000 * 22) +.quad _GEN_PAGE(0x200000 * 23) +.quad _GEN_PAGE(0x200000 * 24) +.quad _GEN_PAGE(0x200000 * 25) +.quad _GEN_PAGE(0x200000 * 26) +.quad _GEN_PAGE(0x200000 * 27) +.quad _GEN_PAGE(0x200000 * 28) +.quad _GEN_PAGE(0x200000 * 29) +.quad _GEN_PAGE(0x200000 * 30) +.quad _GEN_PAGE(0x200000 * 31) +.quad _GEN_PAGE(0x200000 * 32) +.quad _GEN_PAGE(0x200000 * 33) +.quad _GEN_PAGE(0x200000 * 34) +.quad _GEN_PAGE(0x200000 * 35) +.quad _GEN_PAGE(0x200000 * 36) +.quad _GEN_PAGE(0x200000 * 37) +.quad _GEN_PAGE(0x200000 * 38) +.quad _GEN_PAGE(0x200000 * 39) +.quad _GEN_PAGE(0x200000 * 40) +.quad _GEN_PAGE(0x200000 * 41) +.quad _GEN_PAGE(0x200000 * 42) +.quad _GEN_PAGE(0x200000 * 43) +.quad _GEN_PAGE(0x200000 * 44) +.quad _GEN_PAGE(0x200000 * 45) +.quad _GEN_PAGE(0x200000 * 46) +.quad _GEN_PAGE(0x200000 * 47) +.quad _GEN_PAGE(0x200000 * 48) +.quad _GEN_PAGE(0x200000 * 49) +.quad _GEN_PAGE(0x200000 * 50) +.quad _GEN_PAGE(0x200000 * 51) +.quad _GEN_PAGE(0x200000 * 52) +.quad _GEN_PAGE(0x200000 * 53) +.quad _GEN_PAGE(0x200000 * 54) +.quad _GEN_PAGE(0x200000 * 55) +.quad _GEN_PAGE(0x200000 * 56) +.quad _GEN_PAGE(0x200000 * 57) +.quad _GEN_PAGE(0x200000 * 58) +.quad _GEN_PAGE(0x200000 * 59) +.quad _GEN_PAGE(0x200000 * 60) +.quad _GEN_PAGE(0x200000 * 61) +.quad _GEN_PAGE(0x200000 * 62) +.quad _GEN_PAGE(0x200000 * 63) +.quad _GEN_PAGE(0x200000 * 64) +.quad _GEN_PAGE(0x200000 * 65) +.quad _GEN_PAGE(0x200000 * 66) +.quad _GEN_PAGE(0x200000 * 67) +.quad _GEN_PAGE(0x200000 * 68) +.quad _GEN_PAGE(0x200000 * 69) +.quad _GEN_PAGE(0x200000 * 70) +.quad _GEN_PAGE(0x200000 * 71) +.quad _GEN_PAGE(0x200000 * 72) +.quad _GEN_PAGE(0x200000 * 73) +.quad _GEN_PAGE(0x200000 * 74) +.quad _GEN_PAGE(0x200000 * 75) +.quad _GEN_PAGE(0x200000 * 76) +.quad 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_GEN_PAGE(0x200000 * 1907) +.quad _GEN_PAGE(0x200000 * 1908) +.quad _GEN_PAGE(0x200000 * 1909) +.quad _GEN_PAGE(0x200000 * 1910) +.quad _GEN_PAGE(0x200000 * 1911) +.quad _GEN_PAGE(0x200000 * 1912) +.quad _GEN_PAGE(0x200000 * 1913) +.quad _GEN_PAGE(0x200000 * 1914) +.quad _GEN_PAGE(0x200000 * 1915) +.quad _GEN_PAGE(0x200000 * 1916) +.quad _GEN_PAGE(0x200000 * 1917) +.quad _GEN_PAGE(0x200000 * 1918) +.quad _GEN_PAGE(0x200000 * 1919) +.quad _GEN_PAGE(0x200000 * 1920) +.quad _GEN_PAGE(0x200000 * 1921) +.quad _GEN_PAGE(0x200000 * 1922) +.quad _GEN_PAGE(0x200000 * 1923) +.quad _GEN_PAGE(0x200000 * 1924) +.quad _GEN_PAGE(0x200000 * 1925) +.quad _GEN_PAGE(0x200000 * 1926) +.quad _GEN_PAGE(0x200000 * 1927) +.quad _GEN_PAGE(0x200000 * 1928) +.quad _GEN_PAGE(0x200000 * 1929) +.quad _GEN_PAGE(0x200000 * 1930) +.quad _GEN_PAGE(0x200000 * 1931) +.quad _GEN_PAGE(0x200000 * 1932) +.quad _GEN_PAGE(0x200000 * 1933) +.quad _GEN_PAGE(0x200000 * 1934) +.quad _GEN_PAGE(0x200000 * 1935) +.quad _GEN_PAGE(0x200000 * 1936) +.quad _GEN_PAGE(0x200000 * 1937) +.quad _GEN_PAGE(0x200000 * 1938) +.quad _GEN_PAGE(0x200000 * 1939) +.quad _GEN_PAGE(0x200000 * 1940) +.quad _GEN_PAGE(0x200000 * 1941) +.quad _GEN_PAGE(0x200000 * 1942) +.quad _GEN_PAGE(0x200000 * 1943) +.quad _GEN_PAGE(0x200000 * 1944) +.quad _GEN_PAGE(0x200000 * 1945) +.quad _GEN_PAGE(0x200000 * 1946) +.quad _GEN_PAGE(0x200000 * 1947) +.quad _GEN_PAGE(0x200000 * 1948) +.quad _GEN_PAGE(0x200000 * 1949) +.quad _GEN_PAGE(0x200000 * 1950) +.quad _GEN_PAGE(0x200000 * 1951) +.quad _GEN_PAGE(0x200000 * 1952) +.quad _GEN_PAGE(0x200000 * 1953) +.quad _GEN_PAGE(0x200000 * 1954) +.quad _GEN_PAGE(0x200000 * 1955) +.quad _GEN_PAGE(0x200000 * 1956) +.quad _GEN_PAGE(0x200000 * 1957) +.quad _GEN_PAGE(0x200000 * 1958) +.quad _GEN_PAGE(0x200000 * 1959) +.quad _GEN_PAGE(0x200000 * 1960) +.quad _GEN_PAGE(0x200000 * 1961) +.quad _GEN_PAGE(0x200000 * 1962) +.quad _GEN_PAGE(0x200000 * 1963) +.quad _GEN_PAGE(0x200000 * 1964) +.quad _GEN_PAGE(0x200000 * 1965) +.quad _GEN_PAGE(0x200000 * 1966) +.quad _GEN_PAGE(0x200000 * 1967) +.quad _GEN_PAGE(0x200000 * 1968) +.quad _GEN_PAGE(0x200000 * 1969) +.quad _GEN_PAGE(0x200000 * 1970) +.quad _GEN_PAGE(0x200000 * 1971) +.quad _GEN_PAGE(0x200000 * 1972) +.quad _GEN_PAGE(0x200000 * 1973) +.quad _GEN_PAGE(0x200000 * 1974) +.quad _GEN_PAGE(0x200000 * 1975) +.quad _GEN_PAGE(0x200000 * 1976) +.quad _GEN_PAGE(0x200000 * 1977) +.quad _GEN_PAGE(0x200000 * 1978) +.quad _GEN_PAGE(0x200000 * 1979) +.quad _GEN_PAGE(0x200000 * 1980) +.quad _GEN_PAGE(0x200000 * 1981) +.quad _GEN_PAGE(0x200000 * 1982) +.quad _GEN_PAGE(0x200000 * 1983) +.quad _GEN_PAGE(0x200000 * 1984) +.quad _GEN_PAGE(0x200000 * 1985) +.quad _GEN_PAGE(0x200000 * 1986) +.quad _GEN_PAGE(0x200000 * 1987) +.quad _GEN_PAGE(0x200000 * 1988) +.quad _GEN_PAGE(0x200000 * 1989) +.quad _GEN_PAGE(0x200000 * 1990) +.quad _GEN_PAGE(0x200000 * 1991) +.quad _GEN_PAGE(0x200000 * 1992) +.quad _GEN_PAGE(0x200000 * 1993) +.quad _GEN_PAGE(0x200000 * 1994) +.quad _GEN_PAGE(0x200000 * 1995) +.quad _GEN_PAGE(0x200000 * 1996) +.quad _GEN_PAGE(0x200000 * 1997) +.quad _GEN_PAGE(0x200000 * 1998) +.quad _GEN_PAGE(0x200000 * 1999) +.quad _GEN_PAGE(0x200000 * 2000) +.quad _GEN_PAGE(0x200000 * 2001) +.quad _GEN_PAGE(0x200000 * 2002) +.quad _GEN_PAGE(0x200000 * 2003) +.quad _GEN_PAGE(0x200000 * 2004) +.quad _GEN_PAGE(0x200000 * 2005) +.quad _GEN_PAGE(0x200000 * 2006) +.quad _GEN_PAGE(0x200000 * 2007) +.quad _GEN_PAGE(0x200000 * 2008) +.quad _GEN_PAGE(0x200000 * 2009) +.quad _GEN_PAGE(0x200000 * 2010) +.quad _GEN_PAGE(0x200000 * 2011) +.quad _GEN_PAGE(0x200000 * 2012) +.quad _GEN_PAGE(0x200000 * 2013) +.quad _GEN_PAGE(0x200000 * 2014) +.quad _GEN_PAGE(0x200000 * 2015) +.quad _GEN_PAGE(0x200000 * 2016) +.quad _GEN_PAGE(0x200000 * 2017) +.quad _GEN_PAGE(0x200000 * 2018) +.quad _GEN_PAGE(0x200000 * 2019) +.quad _GEN_PAGE(0x200000 * 2020) +.quad _GEN_PAGE(0x200000 * 2021) +.quad _GEN_PAGE(0x200000 * 2022) +.quad _GEN_PAGE(0x200000 * 2023) +.quad _GEN_PAGE(0x200000 * 2024) +.quad _GEN_PAGE(0x200000 * 2025) +.quad _GEN_PAGE(0x200000 * 2026) +.quad _GEN_PAGE(0x200000 * 2027) +.quad _GEN_PAGE(0x200000 * 2028) +.quad _GEN_PAGE(0x200000 * 2029) +.quad _GEN_PAGE(0x200000 * 2030) +.quad _GEN_PAGE(0x200000 * 2031) +.quad _GEN_PAGE(0x200000 * 2032) +.quad _GEN_PAGE(0x200000 * 2033) +.quad _GEN_PAGE(0x200000 * 2034) +.quad _GEN_PAGE(0x200000 * 2035) +.quad _GEN_PAGE(0x200000 * 2036) +.quad _GEN_PAGE(0x200000 * 2037) +.quad _GEN_PAGE(0x200000 * 2038) +.quad _GEN_PAGE(0x200000 * 2039) +.quad _GEN_PAGE(0x200000 * 2040) +.quad _GEN_PAGE(0x200000 * 2041) +.quad _GEN_PAGE(0x200000 * 2042) +.quad _GEN_PAGE(0x200000 * 2043) +.quad _GEN_PAGE(0x200000 * 2044) +.quad _GEN_PAGE(0x200000 * 2045) +.quad _GEN_PAGE(0x200000 * 2046) +.quad _GEN_PAGE(0x200000 * 2047) + +.align 4096 +PDPE_table: /* Point to PDE */ +.quad _GEN_DIR(PDE_tables) +.quad _GEN_DIR(PDE_tables + 4096 * 1) +.quad _GEN_DIR(PDE_tables + 4096 * 2) +.quad _GEN_DIR(PDE_tables + 4096 * 3) diff --git a/src/cpu/x86/Makefile.inc b/src/cpu/x86/Makefile.inc index b970528..fbcf8b3 100644 --- a/src/cpu/x86/Makefile.inc +++ b/src/cpu/x86/Makefile.inc @@ -3,8 +3,7 @@ subdirs-y += pae subdirs-$(CONFIG_HAVE_SMI_HANDLER) += smm subdirs-$(CONFIG_UDELAY_TSC) += tsc - -all-$(CONFIG_ARCH_ALL_STAGES_X86_64) += 64bit/mode_switch.S +subdirs-$(CONFIG_ARCH_ALL_STAGES_X86_64) += 64bit subdirs-$(CONFIG_PARALLEL_MP) += name ramstage-$(CONFIG_PARALLEL_MP) += mp_init.c diff --git a/util/pgtblgen/Makefile.inc b/util/pgtblgen/Makefile.inc deleted file mode 100644 index 08fb620..0000000 --- a/util/pgtblgen/Makefile.inc +++ /dev/null @@ -1,19 +0,0 @@ -ifeq ($(CONFIG_ARCH_BOOTBLOCK_X86_64),y) - -PGTBLGEN:= $(obj)/pgtblgen - -cbfs-files-y += pagetables -pagetables-file := $(obj)/mainboard/$(MAINBOARDDIR)/pagetables -pagetables-type := raw -pagetables-compression := none -pagetables-COREBOOT-position := $(CONFIG_ARCH_X86_64_PGTBL_LOC) - -$(obj)/mainboard/$(MAINBOARDDIR)/pagetables: $(PGTBLGEN) $(obj)/config.h - printf " TOOL Creating page tables\n" - $(PGTBLGEN) -b $(CONFIG_ARCH_X86_64_PGTBL_LOC) -a x86_64 -o $@ - -$(PGTBLGEN): util/pgtblgen/pgtblgen.c - printf " MAKE Creating PGTBLGEN tool\n" - $(HOSTCC) -std=c99 $< -I$(obj) -o $@ - -endif diff --git a/util/pgtblgen/description.md b/util/pgtblgen/description.md deleted file mode 100644 index f2e4763..0000000 --- a/util/pgtblgen/description.md +++ /dev/null @@ -1 +0,0 @@ -Generates page tables based on fixed physical address. `C` diff --git a/util/pgtblgen/pgtblgen.c b/util/pgtblgen/pgtblgen.c deleted file mode 100644 index 7ed98b2..0000000 --- a/util/pgtblgen/pgtblgen.c +++ /dev/null @@ -1,158 +0,0 @@ -/* SPDX-License-Identifier: GPL-2.0-only */ - -#include <stdio.h> -#include <stdlib.h> -#include <unistd.h> -#include <string.h> -#include <sys/types.h> -#include <sys/stat.h> -#include <fcntl.h> -#include <errno.h> -#include <inttypes.h> -#include <getopt.h> - -static void usage(char *argv[]) -{ - printf("usage: %s -b <addr> -a <arch> -o <file>\n", argv[0]); - printf(" -a\t architecture. Supported: x86_64\n"); - printf(" -b\t base address\n"); - printf(" -o\t the file to write to\n"); - printf(" -h\t show this help text\n"); -} - -/* - * For reference see "AMD64 ArchitectureProgrammer's Manual Volume 2", - * Document 24593-Rev. 3.31-July 2019 Chapter 5.3.4 - * - * Page table attributes: WB, User+Supervisor, Present, Writeable, Accessed, Dirty - */ -#define _PRES (1ULL << 0) -#define _RW (1ULL << 1) -#define _US (1ULL << 2) -#define _A (1ULL << 5) -#define _D (1ULL << 6) -#define _PS (1ULL << 7) -#define _GEN_DIR(a) (_PRES | _RW | _US | _A | (a)) -#define _GEN_PAGE(a) (_PRES | _RW | _US | _PS | _A | _D | (a)) - -/* - * Generate x86_64 page tables. - * The page tables needs to be placed at @base_address, and identity map - * the first @size_gib GiB of physical memory. - */ -static int gen_pgtbl_x86_64(const uint64_t base_address, - const size_t size_gib, - void **out_buf, - size_t *out_size) -{ - uint64_t *entry; - - if (!out_size || !out_buf) - return 1; - - *out_size = (size_gib + 2) * 4096; - *out_buf = malloc(*out_size); - if (!*out_buf) - return 1; - - memset(*out_buf, 0, *out_size); - entry = (uint64_t *)*out_buf; - - /* Generate one PM4LE entry - point to PDPE */ - entry[0] = _GEN_DIR(base_address + 4096); - entry += 512; - - /* PDPE table - point to PDE */ - for (size_t i = 0; i < size_gib; i++) - entry[i] = _GEN_DIR(base_address + 4096 * (i + 2)); - entry += 512; - - /* PDE tables - identity map 2MiB pages */ - for (size_t g = 0; g < size_gib; g++) { - for (size_t i = 0; i < 512; i++) { - uint64_t addr = ((1ULL << (12 + 9)) * i) | ((1ULL << (12 + 9 + 9)) * g); - entry[i] = _GEN_PAGE(addr); - } - entry += 512; - } - - return 0; -} - -int main(int argc, char *argv[]) -{ - int ret = 1; - uint64_t base_address = 0; - char *filename = NULL; - char *arch = NULL; - void *buf = NULL; - size_t buf_size = 0; - int c; - - while ((c = getopt(argc, argv, "ho:a:b:")) != -1) - switch (c) { - case '?': /* falltrough */ - case 'h': - usage(argv); - return 0; - case 'o': - filename = optarg; - break; - case 'a': - arch = optarg; - break; - case 'b': - base_address = strtoull(optarg, NULL, 0); - break; - default: - break; - } - - if (!filename) { - fprintf(stderr, "E: Missing filename.\n"); - goto done; - } - if (!arch) { - fprintf(stderr, "E: Missing architecture.\n"); - goto done; - } else if (strcmp(arch, "x86_64") != 0) { - fprintf(stderr, "E: Unsupported architecture.\n"); - goto done; - } - if (base_address & 4095) { - fprintf(stderr, "E: Base address not 4 KiB aligned\n"); - goto done; - } - - /* FIXME: Identity map 4GiB for now, increase if necessary */ - if (strcmp(arch, "x86_64") == 0) - ret = gen_pgtbl_x86_64(base_address, 4, &buf, &buf_size); - - if (ret) { - fprintf(stderr, "Failed to generate page tables\n"); - goto done; - } - - // write the table - FILE *fd = fopen(filename, "wb"); - if (!fd) { - fprintf(stderr, "%s open failed: %s\n", filename, strerror(errno)); - goto done; - } - - if (fwrite(buf, 1, buf_size, fd) != buf_size) { - fprintf(stderr, "%s write failed: %s\n", filename, strerror(errno)); - fclose(fd); - goto done; - } - - if (fclose(fd)) { - fprintf(stderr, "%s close failed: %s\n", filename, strerror(errno)); - goto done; - } - - ret = 0; -done: - free(buf); - return ret; -} -- To view, visit https://review.coreboot.org/c/coreboot/+/63725 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: Ia1e31b701a2584268c85d327bf139953213899e3 Gerrit-Change-Number: 63725 Gerrit-PatchSet: 1 Gerrit-Owner: Arthur Heymans <arthur(a)aheymans.xyz> Gerrit-MessageType: newchange

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Change in coreboot[master]: soc/amd/common/block/cpu/*: Make ucode update more generic
by Fred Reitberger (Code Review) 19 Apr '22

19 Apr '22

Attention is currently required from: Jason Glenesk, Raul Rangel, Marshall Dawson, Angel Pons, Felix Held. Fred Reitberger has posted comments on this change. ( https://review.coreboot.org/c/coreboot/+/63589 ) Change subject: soc/amd/common/block/cpu/*: Make ucode update more generic ...................................................................... Patch Set 3: (1 comment) File src/soc/amd/common/block/cpu/update_microcode.c: https://review.coreboot.org/c/coreboot/+/63589/comment/88422697_5c2d379b PS2, Line 79: for > Can you point me to the CLs? CLs? (not familiar with that - change list?) The picasso Makefile.inc in this patch adds all the microcode files to amd_microcode_bins, and then the common/block/cpu/Makefile.inc changes will process that to add each file in that list as a cbfs entry - using hexdump to grab the cpuid from the microcode file itself for its filename -- To view, visit https://review.coreboot.org/c/coreboot/+/63589 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: I84a2480cf8274d53ffdab7864135c1bf001241e6 Gerrit-Change-Number: 63589 Gerrit-PatchSet: 3 Gerrit-Owner: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-Reviewer: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-Reviewer: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Reviewer: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Reviewer: Raul Rangel <rrangel(a)chromium.org> Gerrit-Reviewer: build bot (Jenkins) <no-reply(a)coreboot.org> Gerrit-CC: Angel Pons <th3fanbus(a)gmail.com> Gerrit-CC: Paul Menzel <paulepanter(a)mailbox.org> Gerrit-Attention: Jason Glenesk <jason.glenesk(a)gmail.com> Gerrit-Attention: Raul Rangel <rrangel(a)chromium.org> Gerrit-Attention: Marshall Dawson <marshalldawson3rd(a)gmail.com> Gerrit-Attention: Angel Pons <th3fanbus(a)gmail.com> Gerrit-Attention: Felix Held <felix-coreboot(a)felixheld.de> Gerrit-Comment-Date: Tue, 19 Apr 2022 20:17:40 +0000 Gerrit-HasComments: Yes Gerrit-Has-Labels: No Comment-In-Reply-To: Raul Rangel <rrangel(a)chromium.org> Comment-In-Reply-To: Fred Reitberger <reitbergerfred(a)gmail.com> Gerrit-MessageType: comment

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Change in coreboot[master]: mb/google/brya/var/corta: enable CPU PCIe VGPIO
by Tim Wawrzynczak (Code Review) 19 Apr '22

19 Apr '22

Attention is currently required from: Scott Chao. Tim Wawrzynczak has posted comments on this change. ( https://review.coreboot.org/c/coreboot/+/63713 ) Change subject: mb/google/brya/var/corta: enable CPU PCIe VGPIO ...................................................................... Patch Set 1: Code-Review+2 (1 comment) Commit Message: https://review.coreboot.org/c/coreboot/+/63713/comment/3022d469_34304d02 PS1, Line 7: corta `crota` -- To view, visit https://review.coreboot.org/c/coreboot/+/63713 To unsubscribe, or for help writing mail filters, visit https://review.coreboot.org/settings Gerrit-Project: coreboot Gerrit-Branch: master Gerrit-Change-Id: I5d4ef92623ce6b0a36e6df23b232b35b498ce964 Gerrit-Change-Number: 63713 Gerrit-PatchSet: 1 Gerrit-Owner: Scott Chao <scott_chao(a)wistron.corp-partner.google.com> Gerrit-Reviewer: Tim Wawrzynczak <twawrzynczak(a)chromium.org> Gerrit-Reviewer: build bot (Jenkins) <no-reply(a)coreboot.org> Gerrit-CC: Terry Chen <terry_chen(a)wistron.corp-partner.google.com> Gerrit-Attention: Scott Chao <scott_chao(a)wistron.corp-partner.google.com> Gerrit-Comment-Date: Tue, 19 Apr 2022 20:11:37 +0000 Gerrit-HasComments: Yes Gerrit-Has-Labels: Yes Gerrit-MessageType: comment

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Change in coreboot[master]: mb/google/brask/variants/moli: update overridetree
by Tim Wawrzynczak (Code Review) 19 Apr '22

19 Apr '22

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