Patrick Georgi (pgeorgi@google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17678
-gerrit
commit 24bcb565245f92f2cd9c2b6411f0c5bd0e77687d Author: Shasha Zhao Sarah_Zhao@asus.com Date: Mon Nov 14 20:10:55 2016 +0800
Bob: add bob in coreboot
Add bob in coreboot and update as necessary. 1. Add bob HWID 2. Add supported memory source
BUG=chrome-os-partner:59454 BRANCH=firmware-gru-8785.B TEST=Build firmware passed
Signed-off-by: Patrick Georgi pgeorgi@chromium.org Change-Id: Iad03a293bdbbb89450f0fea0822e34a4be7064bf Original-Commit-Id: bff788c71a43403bff2c23b38e69cc27fb869559 Original-Change-Id: I0dcf47eb911337b176f73759a2c70a9dbf4dc68b Original-Signed-off-by: Shasha Zhao Sarah_Zhao@asus.com Original-Reviewed-on: https://chromium-review.googlesource.com/411083 Original-Reviewed-by: Philip Chen philipchen@chromium.org Original-(cherry picked from commit c5925dfcf59ac755a26182744b2bde59e41a37cf) Original-Reviewed-on: https://chromium-review.googlesource.com/413744 Original-Reviewed-by: Julius Werner jwerner@chromium.org --- src/mainboard/google/gru/Kconfig | 2 + src/mainboard/google/gru/Kconfig.name | 4 + src/mainboard/google/gru/mainboard.c | 2 +- src/mainboard/google/gru/pwm_regulator.c | 3 +- src/mainboard/google/gru/sdram_configs.c | 26 + src/mainboard/google/gru/sdram_params/Makefile.inc | 13 +- .../gru/sdram_params/sdram-lpddr3-micron-2GB.c | 1566 ++++++++++++++++++++ .../gru/sdram_params/sdram-lpddr3-micron-4GB.c | 1566 ++++++++++++++++++++ .../sdram_params/sdram-lpddr3-samsung-2GB-24EB.c | 1566 ++++++++++++++++++++ .../sdram_params/sdram-lpddr3-samsung-4GB-04EB.c | 1566 ++++++++++++++++++++ 10 files changed, 6309 insertions(+), 5 deletions(-)
diff --git a/src/mainboard/google/gru/Kconfig b/src/mainboard/google/gru/Kconfig index f07bc82..7ebae8d 100644 --- a/src/mainboard/google/gru/Kconfig +++ b/src/mainboard/google/gru/Kconfig @@ -86,12 +86,14 @@ config CONSOLE_SERIAL_UART_ADDRESS ########################################################## config MAINBOARD_PART_NUMBER string + default "Bob" if BOARD_GOOGLE_BOB default "Gru" if BOARD_GOOGLE_GRU default "Kevin" if BOARD_GOOGLE_KEVIN
config GBB_HWID string depends on CHROMEOS + default "BOB TEST 7422" if BOARD_GOOGLE_BOB default "GRU TEST 5431" if BOARD_GOOGLE_GRU default "KEVIN TEST 1422" if BOARD_GOOGLE_KEVIN
diff --git a/src/mainboard/google/gru/Kconfig.name b/src/mainboard/google/gru/Kconfig.name index f3f2cef..0aba8fb 100644 --- a/src/mainboard/google/gru/Kconfig.name +++ b/src/mainboard/google/gru/Kconfig.name @@ -5,3 +5,7 @@ config BOARD_GOOGLE_KEVIN config BOARD_GOOGLE_GRU bool "Gru" select BOARD_GOOGLE_GRU_COMMON + +config BOARD_GOOGLE_BOB + bool "Bob" + select BOARD_GOOGLE_GRU_COMMON diff --git a/src/mainboard/google/gru/mainboard.c b/src/mainboard/google/gru/mainboard.c index dd986c4..53bf51b 100644 --- a/src/mainboard/google/gru/mainboard.c +++ b/src/mainboard/google/gru/mainboard.c @@ -352,7 +352,7 @@ void mainboard_power_on_backlight(void) { gpio_output(GPIO(1, C, 1), 1); /* BL_EN */
- if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() == 0) + if ((IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)) && board_id() == 0) enable_backlight_booster(); }
diff --git a/src/mainboard/google/gru/pwm_regulator.c b/src/mainboard/google/gru/pwm_regulator.c index a81480a..1096e80 100644 --- a/src/mainboard/google/gru/pwm_regulator.c +++ b/src/mainboard/google/gru/pwm_regulator.c @@ -48,7 +48,8 @@ void pwm_regulator_configure(enum pwm_regulator pwm, int millivolt) voltage_min = PWM_DESIGN_VOLTAGE_MIN; voltage_max = PWM_DESIGN_VOLTAGE_MAX; if (!(IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN) && board_id() < 6) && - !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2)) { + !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2) && + !(IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) && board_id() < 2)) { voltage_min = pwm_design_voltage_later[pwm][0]; voltage_max = pwm_design_voltage_later[pwm][1]; } diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c index aeb355e..1cfef06 100644 --- a/src/mainboard/google/gru/sdram_configs.c +++ b/src/mainboard/google/gru/sdram_configs.c @@ -23,13 +23,22 @@ #include <types.h>
static const char *sdram_configs[] = { +#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) + "sdram-lpddr3-samsung-2GB-24EB", + "sdram-lpddr3-micron-2GB", + "sdram-lpddr3-samsung-4GB-04EB", + "sdram-lpddr3-micron-4GB", +#else "sdram-lpddr3-hynix-4GB-666", "sdram-lpddr3-hynix-4GB-800", "sdram-lpddr3-hynix-4GB-933", +#endif };
static struct rk3399_sdram_params params;
+#if IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || \ + IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN) enum dram_speeds { dram_666MHz = 0, dram_800MHz = 1, @@ -53,11 +62,28 @@ static enum dram_speeds get_sdram_index(void) if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU)) return dram_800MHz; } +#endif
const struct rk3399_sdram_params *get_sdram_config() { +#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) + u32 ramcode = ram_code(); + + /* + * through schematic, ramid arrange like following: + * 0: sdram-lpddr3-samsung-2GB-24EB + * 2: sdram-lpddr3-micron-2GB + * 4: sdram-lpddr3-samsung-4GB-04EB + * 6: sdram-lpddr3-micron-4GB + */ + ramcode = ramcode / 2; + + if (cbfs_boot_load_struct(sdram_configs[ramcode], + ¶ms, sizeof(params)) != sizeof(params)) +#else if (cbfs_boot_load_struct(sdram_configs[get_sdram_index()], ¶ms, sizeof(params)) != sizeof(params)) +#endif die("Cannot load SDRAM parameter file!"); return ¶ms; } diff --git a/src/mainboard/google/gru/sdram_params/Makefile.inc b/src/mainboard/google/gru/sdram_params/Makefile.inc index 09367ba..f72cbe1 100644 --- a/src/mainboard/google/gru/sdram_params/Makefile.inc +++ b/src/mainboard/google/gru/sdram_params/Makefile.inc @@ -15,9 +15,16 @@
sdram-params :=
-sdram-params += sdram-lpddr3-hynix-4GB-666 -sdram-params += sdram-lpddr3-hynix-4GB-800 -sdram-params += sdram-lpddr3-hynix-4GB-933 +ifeq ($(CONFIG_BOARD_GOOGLE_BOB),y) + sdram-params += sdram-lpddr3-micron-2GB + sdram-params += sdram-lpddr3-micron-4GB + sdram-params += sdram-lpddr3-samsung-2GB-24EB + sdram-params += sdram-lpddr3-samsung-4GB-04EB +else + sdram-params += sdram-lpddr3-hynix-4GB-666 + sdram-params += sdram-lpddr3-hynix-4GB-800 + sdram-params += sdram-lpddr3-hynix-4GB-933 +endif
$(foreach params,$(sdram-params), \ $(eval cbfs-files-y += $(params)) \ diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c new file mode 100644 index 0000000..e41cdb8 --- /dev/null +++ b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c @@ -0,0 +1,1566 @@ +/* + * This file is part of the coreboot project. + * + * This program is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; version 2 of the License. + * + * This program is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 MICRON MT52L256M32D1PF chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* DENALI_CTL_05_DATA */ + 0x0002d976, /* DENALI_CTL_06_DATA */ + 0x000003a6, /* DENALI_CTL_07_DATA */ + 0x0000247a, /* DENALI_CTL_08_DATA */ + 0x0000005e, /* DENALI_CTL_09_DATA */ + 0x0002d976, /* DENALI_CTL_10_DATA */ + 0x000003a6, /* DENALI_CTL_11_DATA */ + 0x0000247a, /* DENALI_CTL_12_DATA */ + 0x0000005e, /* DENALI_CTL_13_DATA */ + 0x0002d976, /* DENALI_CTL_14_DATA */ + 0x000003a6, /* DENALI_CTL_15_DATA */ + 0x0100247a, /* DENALI_CTL_16_DATA */ + 0x00000000, /* DENALI_CTL_17_DATA */ + 0x00000101, /* DENALI_CTL_18_DATA */ + 0x00020100, /* DENALI_CTL_19_DATA */ + 0x000000bb, /* DENALI_CTL_20_DATA */ + 0x000001d3, /* DENALI_CTL_21_DATA */ + 0x00000000, /* DENALI_CTL_22_DATA */ + 0x081c0000, /* DENALI_CTL_23_DATA */ + 0x00081c00, /* DENALI_CTL_24_DATA */ + 0x0400081c, /* DENALI_CTL_25_DATA */ + 0x3b0a0004, /* DENALI_CTL_26_DATA */ + 0x2f110828, /* DENALI_CTL_27_DATA */ + 0x283b0a00, /* DENALI_CTL_28_DATA */ + 0x002f1108, /* DENALI_CTL_29_DATA */ + 0x08283b0a, /* DENALI_CTL_30_DATA */ + 0x08002f11, /* DENALI_CTL_31_DATA */ + 0x00000a0a, /* DENALI_CTL_32_DATA */ + 0x0800ff4f, /* DENALI_CTL_33_DATA */ + 0x0a0a080f, /* DENALI_CTL_34_DATA */ + 0x0800ff4f, /* DENALI_CTL_35_DATA */ + 0x0a0a080f, /* DENALI_CTL_36_DATA */ + 0x0800ff4f, /* DENALI_CTL_37_DATA */ + 0x0203000f, /* DENALI_CTL_38_DATA */ + 0x110f1100, /* DENALI_CTL_39_DATA */ + 0x040f110f, /* DENALI_CTL_40_DATA */ + 0x14000a0a, /* DENALI_CTL_41_DATA */ + 0x03030a0a, /* DENALI_CTL_42_DATA */ + 0x00010003, /* DENALI_CTL_43_DATA */ + 0x03212121, /* DENALI_CTL_44_DATA */ + 0x00141414, /* DENALI_CTL_45_DATA */ + 0x00000000, /* DENALI_CTL_46_DATA */ + 0x03010000, /* DENALI_CTL_47_DATA */ + 0x0e3100c5, /* DENALI_CTL_48_DATA */ + 0x0e3100c5, /* DENALI_CTL_49_DATA */ + 0x0e3100c5, /* DENALI_CTL_50_DATA */ + 0x00000000, /* DENALI_CTL_51_DATA */ + 0x00080008, /* DENALI_CTL_52_DATA */ + 0x00170008, /* DENALI_CTL_53_DATA */ + 0x00170017, /* DENALI_CTL_54_DATA */ + 0x00111111, /* DENALI_CTL_55_DATA */ + 0x00000000, /* DENALI_CTL_56_DATA */ + 0x00000000, /* DENALI_CTL_57_DATA */ + 0x00000000, /* DENALI_CTL_58_DATA */ + 0x00ce0000, /* DENALI_CTL_59_DATA */ + 0x00ce00ce, /* DENALI_CTL_60_DATA */ + 0x00ce00ce, /* DENALI_CTL_61_DATA */ + 0x000000ce, /* DENALI_CTL_62_DATA */ + 0x00000000, /* DENALI_CTL_63_DATA */ + 0x00000000, /* DENALI_CTL_64_DATA */ + 0x00000000, /* DENALI_CTL_65_DATA */ + 0x00000000, /* DENALI_CTL_66_DATA */ + 0x00000000, /* DENALI_CTL_67_DATA */ + 0x00000000, /* DENALI_CTL_68_DATA */ + 0x00000301, /* DENALI_CTL_69_DATA */ + 0x00000001, /* DENALI_CTL_70_DATA */ + 0x00000000, /* DENALI_CTL_71_DATA */ + 0x00000000, /* DENALI_CTL_72_DATA */ + 0x01000000, /* DENALI_CTL_73_DATA */ + 0x80104002, /* DENALI_CTL_74_DATA */ + 0x00040003, /* DENALI_CTL_75_DATA */ + 0x00040005, /* DENALI_CTL_76_DATA */ + 0x00030000, /* DENALI_CTL_77_DATA */ + 0x00050004, /* DENALI_CTL_78_DATA */ + 0x00000004, /* DENALI_CTL_79_DATA */ + 0x00040003, /* DENALI_CTL_80_DATA */ + 0x00040005, /* DENALI_CTL_81_DATA */ + 0x38c40000, /* DENALI_CTL_82_DATA */ + 0x00001c62, /* DENALI_CTL_83_DATA */ + 0x1c6238c4, /* DENALI_CTL_84_DATA */ + 0x38c40000, /* DENALI_CTL_85_DATA */ + 0x00001c62, /* DENALI_CTL_86_DATA */ + 0x00000000, /* DENALI_CTL_87_DATA */ + 0x00000000, /* DENALI_CTL_88_DATA */ + 0x00000000, /* DENALI_CTL_89_DATA */ + 0x00000000, /* DENALI_CTL_90_DATA */ + 0x00000000, /* DENALI_CTL_91_DATA */ + 0x02020200, /* DENALI_CTL_92_DATA */ + 0x00020202, /* DENALI_CTL_93_DATA */ + 0x00030200, /* DENALI_CTL_94_DATA */ + 0x00040700, /* DENALI_CTL_95_DATA */ + 0x00000302, /* DENALI_CTL_96_DATA */ + 0x02000407, /* DENALI_CTL_97_DATA */ + 0x00000003, /* DENALI_CTL_98_DATA */ + 0x00030f04, /* DENALI_CTL_99_DATA */ + 0x00070004, /* DENALI_CTL_100_DATA */ + 0x00000000, /* DENALI_CTL_101_DATA */ + 0x00000000, /* DENALI_CTL_102_DATA */ + 0x00000000, /* DENALI_CTL_103_DATA */ + 0x00000000, /* DENALI_CTL_104_DATA */ + 0x00000000, /* DENALI_CTL_105_DATA */ + 0x00000000, /* DENALI_CTL_106_DATA */ + 0x00000000, /* DENALI_CTL_107_DATA */ + 0x00010000, /* DENALI_CTL_108_DATA */ + 0x20040020, /* DENALI_CTL_109_DATA */ + 0x00200400, /* DENALI_CTL_110_DATA */ + 0x01000400, /* DENALI_CTL_111_DATA */ + 0x00000b80, /* DENALI_CTL_112_DATA */ + 0x00000000, /* DENALI_CTL_113_DATA */ + 0x00000001, /* DENALI_CTL_114_DATA */ + 0x00000002, /* DENALI_CTL_115_DATA */ + 0x0000000e, /* DENALI_CTL_116_DATA */ + 0x00000000, /* DENALI_CTL_117_DATA */ + 0x00000000, /* DENALI_CTL_118_DATA */ + 0x00000000, /* DENALI_CTL_119_DATA */ + 0x00000000, /* DENALI_CTL_120_DATA */ + 0x00000000, /* DENALI_CTL_121_DATA */ + 0x00bb0000, /* DENALI_CTL_122_DATA */ + 0x00ea005e, /* DENALI_CTL_123_DATA */ + 0x00ea0000, /* DENALI_CTL_124_DATA */ + 0x005e00bb, /* DENALI_CTL_125_DATA */ + 0x000000ea, /* DENALI_CTL_126_DATA */ + 0x00bb00ea, /* DENALI_CTL_127_DATA */ + 0x00ea005e, /* DENALI_CTL_128_DATA */ + 0x00ea0000, /* DENALI_CTL_129_DATA */ + 0x00000000, /* DENALI_CTL_130_DATA */ + 0x00000000, /* DENALI_CTL_131_DATA */ + 0x00000000, /* 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See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 MICRON MT52L512M32D2PF chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 Samsung K4E8E324EB-EGCF chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 Samsung K4E6E304EB-EGCE chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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