Felix Held has submitted this change. ( https://review.coreboot.org/c/coreboot/+/61092 )
Change subject: soc/amd/sabrina: update pci_devs.h ......................................................................
soc/amd/sabrina: update pci_devs.h
Signed-off-by: Felix Held felix-coreboot@felixheld.de Change-Id: Ic0226afd9e7fffd6bf196f06ee6c34b6b9c92f30 Reviewed-on: https://review.coreboot.org/c/coreboot/+/61092 Tested-by: build bot (Jenkins) no-reply@coreboot.org Reviewed-by: Marshall Dawson marshalldawson3rd@gmail.com --- M src/soc/amd/sabrina/include/soc/pci_devs.h 1 file changed, 2 insertions(+), 28 deletions(-)
Approvals: build bot (Jenkins): Verified Marshall Dawson: Looks good to me, approved
diff --git a/src/soc/amd/sabrina/include/soc/pci_devs.h b/src/soc/amd/sabrina/include/soc/pci_devs.h index 8e76792..52ecbd6 100644 --- a/src/soc/amd/sabrina/include/soc/pci_devs.h +++ b/src/soc/amd/sabrina/include/soc/pci_devs.h @@ -1,7 +1,5 @@ /* SPDX-License-Identifier: GPL-2.0-only */
-/* TODO: Check if this is still correct */ - #ifndef AMD_SABRINA_PCI_DEVS_H #define AMD_SABRINA_PCI_DEVS_H
@@ -20,22 +18,10 @@ #define IOMMU_DEVFN PCI_DEVFN(IOMMU_DEV, IOMMU_FUNC) #define SOC_IOMMU_DEV _SOC_DEV(IOMMU_DEV, IOMMU_FUNC)
-/* PCIe GFX/GPP Bridge device 1 with up to 3 ports */ +/* PCIe GFX/GPP Bridge device 1 with no ports */ #define PCIE_GPP_BRIDGE_1_DEV 0x1
-#define PCIE_GPP_1_0_FUNC 1 -#define PCIE_GPP_1_0_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_0_FUNC) -#define SOC_GPP_1_0_DEV _SOC_DEV(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_0_FUNC) - -#define PCIE_GPP_1_1_FUNC 2 -#define PCIE_GPP_1_1_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_1_FUNC) -#define SOC_GPP_1_1_DEV _SOC_DEV(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_1_FUNC) - -#define PCIE_GPP_1_2_FUNC 3 -#define PCIE_GPP_1_2_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_2_FUNC) -#define SOC_GPP_1_2_DEV _SOC_DEV(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_2_FUNC) - -/* PCIe GPP Bridge device 2 with up to 7 ports */ +/* PCIe GPP Bridge device 2 with up to 6 ports */ #define PCIE_GPP_BRIDGE_2_DEV 0x2
#define PCIE_GPP_2_0_FUNC 1 @@ -62,10 +48,6 @@ #define PCIE_GPP_2_5_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_5_FUNC) #define SOC_GPP_2_5_DEV _SOC_DEV(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_5_FUNC)
-#define PCIE_GPP_2_6_FUNC 7 -#define PCIE_GPP_2_6_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_6_FUNC) -#define SOC_GPP_2_6_DEV _SOC_DEV(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_6_FUNC) - /* PCIe Bridges to Bus A, Bus B and Bus C devices */ #define PCIE_ABC_BRIDGE_DEV 0x8
@@ -101,14 +83,6 @@ #define PCIE_GPP_B_DEVFN PCI_DEVFN(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_B_FUNC) #define SOC_PCIE_GPP_B_DEV _SOC_DEV(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_B_FUNC)
-#define SATA0_DEV 0x0 -#define SATA0_FUNC 0 -#define SATA0_DEVFN PCI_DEVFN(SATA0_DEV, SATA0_FUNC) - -#define SATA1_DEV 0x0 -#define SATA1_FUNC 1 -#define SATA1_DEVFN PCI_DEVFN(SATA1_DEV, SATA1_FUNC) - #define PCIE_ABC_C_FUNC 3 #define PCIE_GPP_C_DEVFN PCI_DEVFN(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_C_FUNC) #define SOC_PCIE_GPP_C_DEV _SOC_DEV(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_C_FUNC)