[coreboot-gerrit] [L] Change in coreboot[master]: mb/intel: Add 2 SPR sockets CRB Archer City

[Arthur Heymans (Code Review)]

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Arthur Heymans has posted comments on this change. ( https://review.coreboot.org/c/coreboot/+/71968 )

Change subject: mb/intel: Add 2 SPR sockets CRB Archer City
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Patch Set 33:

(1 comment)

File src/mainboard/intel/archercity_crb/include/sprsp_ac_iio.h:

https://review.coreboot.org/c/coreboot/+/71968/comment/56fa3d69_3b0a4301 
PS22, Line 41: static const UPD_IIO_PCIE_PORT_CONFIG_ENTRY ac_iio_pci_port_skt0[] = {
             : 	/* DMI port: array index 0 */
             : 	CFG_UPD_PCIE_PORT(0, 0, 0),
             : 	/* IOU0 (PE0): array index 1 ~ 8 */
             : 	CFG_UPD_PCIE_PORT(0, 1, 1), /* 15:01.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	/* IOU1 (PE1): array index 9 ~ 16 */
             : 	CFG_UPD_PCIE_PORT(0, 1, 9), /* 26:01.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	/* IOU2 (PE2): array index 17 ~ 24 */
             : 	CFG_UPD_PCIE_PORT(0, 1, 17), /* 37:01.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	/* IOU3 (PE3): array index 25 ~ 32 */
             : 	CFG_UPD_PCIE_PORT(0, 1, 25), /* 48:01.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(0, 1, 27), /* 48:03.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(0, 1, 29), /* 48:05.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(0, 1, 31), /* 48:07.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	/* IOU4 (PE4): array index 33 ~ 40 */
             : 	CFG_UPD_PCIE_PORT(0, 1, 33), /* 59:01.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(0, 1, 35), /* 59:03.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(0, 1, 37), /* 59:05.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	CFG_UPD_PCIE_PORT(0, 1, 39), /* 59:07.0 */
             : 	CFG_UPD_PCIE_PORT(1, 0, 0),
             : 	/* ArcherCity doesn't use IOU5 ~ IOU6. */
             : }
Don't define variables in headers.