coreboot-gerrit October 2016

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Patch merged into coreboot/master: mainboard/emulation: Use C89 comments style & remove commented code
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit f5f0b7b71a450dd87e6e477cf53417c7c8d68ad2 Author: Elyes HAOUAS <ehaouas(a)noos.fr> Date: Fri Oct 7 13:02:31 2016 +0200 mainboard/emulation: Use C89 comments style & remove commented code Change-Id: I627338505fe1273366bc8f6f528d829b3162b371 Signed-off-by: Elyes HAOUAS <ehaouas(a)noos.fr> Reviewed-on: https://review.coreboot.org/16916 Tested-by: build bot (Jenkins) Reviewed-by: Martin Roth <martinroth(a)google.com> See https://review.coreboot.org/16916 for details. -gerrit

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Patch merged into coreboot/master: mainboard/amd/tilapia_fam10: Use C89 comments style & remove commented code
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit dedccb8556e7859f5bf03d6736127b51c5737760 Author: Elyes HAOUAS <ehaouas(a)noos.fr> Date: Mon Oct 10 21:40:36 2016 +0200 mainboard/amd/tilapia_fam10: Use C89 comments style & remove commented code Change-Id: I7515288190ca57a321fb8ffe57a1181b638c336a Signed-off-by: Elyes HAOUAS <ehaouas(a)noos.fr> Reviewed-on: https://review.coreboot.org/16978 Tested-by: build bot (Jenkins) Reviewed-by: Martin Roth <martinroth(a)google.com> See https://review.coreboot.org/16978 for details. -gerrit

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Patch merged into coreboot/master: mainboard/amd/serengeti_cheetah*: Use C89 comments style & remove commented code
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit caccd97d4e7700d487a89788eb216e2a5c571204 Author: Elyes HAOUAS <ehaouas(a)noos.fr> Date: Mon Oct 10 21:25:17 2016 +0200 mainboard/amd/serengeti_cheetah*: Use C89 comments style & remove commented code Change-Id: I2fae9e02e2fccaff97f2441fd17f8960e8ab9786 Signed-off-by: Elyes HAOUAS <ehaouas(a)noos.fr> Reviewed-on: https://review.coreboot.org/16975 Tested-by: build bot (Jenkins) Reviewed-by: Martin Roth <martinroth(a)google.com> See https://review.coreboot.org/16975 for details. -gerrit

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Patch merged into coreboot/master: mainboard/amd/mahogany: Use C89 comments style & remove commented code
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit 15622ee5f082431bcd927c1137adceaa544ce1ad Author: Elyes HAOUAS <ehaouas(a)noos.fr> Date: Mon Oct 10 21:04:55 2016 +0200 mainboard/amd/mahogany: Use C89 comments style & remove commented code Change-Id: Ife9c0b8a1ab55fe683c88e34239d7f5806e1ff9b Signed-off-by: Elyes HAOUAS <ehaouas(a)noos.fr> Reviewed-on: https://review.coreboot.org/16971 Tested-by: build bot (Jenkins) Reviewed-by: Martin Roth <martinroth(a)google.com> See https://review.coreboot.org/16971 for details. -gerrit

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Patch merged into coreboot/master: mainboard/amd/lamar: Use C89 comments style & remove commented code
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit 767f6e80b7a197fabcd66f76785ad29c45bbe264 Author: Elyes HAOUAS <ehaouas(a)noos.fr> Date: Mon Oct 10 20:58:29 2016 +0200 mainboard/amd/lamar: Use C89 comments style & remove commented code Change-Id: I765814450b82755f84c010f63bc8f919bb0cd4c1 Signed-off-by: Elyes HAOUAS <ehaouas(a)noos.fr> Reviewed-on: https://review.coreboot.org/16970 Tested-by: build bot (Jenkins) Reviewed-by: Martin Roth <martinroth(a)google.com> See https://review.coreboot.org/16970 for details. -gerrit

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Patch merged into coreboot/master: nb/i945/Kconfig: select the correct VGA_BIOS_ID for 945GC
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit a6b0fc9d7c000cd1aaf343d88b8c0dd7b79b5d19 Author: Arthur Heymans <arthur(a)aheymans.xyz> Date: Sun Oct 16 17:20:35 2016 +0200 nb/i945/Kconfig: select the correct VGA_BIOS_ID for 945GC Change-Id: I48ae27c5460020b9118e6ade1a3e610b542999c7 Signed-off-by: Arthur Heymans <arthur(a)aheymans.xyz> Reviewed-on: https://review.coreboot.org/17040 Tested-by: build bot (Jenkins) Reviewed-by: HAOUAS Elyes <ehaouas(a)noos.fr> Reviewed-by: Paul Menzel <paulepanter(a)users.sourceforge.net> See https://review.coreboot.org/17040 for details. -gerrit

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Patch merged into coreboot/master: RISCV: Clean up the common architectural code
by gerrit＠coreboot.org 24 Oct '16

24 Oct '16

the following patch was just integrated into master: commit 5965cba3dc1fc48b1a1734fc21c05950ccc7cc4f Author: Ronald G. Minnich <rminnich(a)gmail.com> Date: Wed Oct 19 08:07:13 2016 -0700 RISCV: Clean up the common architectural code This version of coreboot successfully starts a Harvey (Plan 9) kernel as a payload, entering main() with no supporting assembly code for startup. The Harvey port is not complete so it just panics but ... it gets started. We provide a standard payload function that takes a pointer argument and makes the jump from machine to supervisor mode; the days of kernels running in machine mode are over. We do some small tweaks to the virtual memory code. We temporarily disable two functions that won't work on some targets as register numbers changed between 1.7 and 1.9. Once lowrisc catches up we'll reenable them. We add the PAGETABLES to the memlayout.ld and use _pagetables in the virtual memory setup code. We now use the _stack and _estack from memlayout so we know where things are. As time goes on maybe we can kill all the magic numbers. Change-Id: I6caadfa9627fa35e31580492be01d4af908d31d9 Signed-off-by: Ronald G. Minnich <rminnich(a)gmail.com> Reviewed-on: https://review.coreboot.org/17058 Tested-by: build bot (Jenkins) Reviewed-by: Furquan Shaikh <furquan(a)google.com> See https://review.coreboot.org/17058 for details. -gerrit

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Patch set updated for coreboot: intel/skylake: Add support to enable wake-on-usb attach/detach
by Furquan Shaikh 24 Oct '16

24 Oct '16

Furquan Shaikh (furquan(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17056 -gerrit commit 45da7ccf9cb17ff48957c8491e79d190c827a012 Author: Furquan Shaikh <furquan(a)chromium.org> Date: Tue Oct 18 14:25:25 2016 -0700 intel/skylake: Add support to enable wake-on-usb attach/detach Three things are required to enable wake-on-usb: 1. 5V to USB ports should be enabled in S3. 2. ASL file needs to have appropriate wake bit set. 3. XHCI controller should have the wake on attach/detach bit set for the corresponding port in PORTSCN register. Only part missing was #3. This CL adds support to allow mainboard to define a bitmap in devicetree corresponding to the ports that it wants to enable wake-on-usb feature. Based on the bitmap, wake on attach/detach bits in PORTSCN would be set by xhci.asl for the appropriate ports. BUG=chrome-os-partner:58734 BRANCH=None TEST=Verified that with port 5 enabled, chell wakes up from S3 on usb attach/detach. Change-Id: I40a22a450e52f74a0ab93ebb8170555d834ebdaf Signed-off-by: Furquan Shaikh <furquan(a)chromium.org> --- src/soc/intel/skylake/acpi.c | 4 +++ src/soc/intel/skylake/acpi/globalnvs.asl | 2 ++ src/soc/intel/skylake/acpi/xhci.asl | 51 ++++++++++++++++++++++++++++++++ src/soc/intel/skylake/chip.h | 6 ++++ src/soc/intel/skylake/include/soc/nvs.h | 4 ++- src/soc/intel/skylake/include/soc/usb.h | 7 +++++ 6 files changed, 73 insertions(+), 1 deletion(-) diff --git a/src/soc/intel/skylake/acpi.c b/src/soc/intel/skylake/acpi.c index 28a0a6e..d83c74b 100644 --- a/src/soc/intel/skylake/acpi.c +++ b/src/soc/intel/skylake/acpi.c @@ -198,6 +198,10 @@ static void acpi_create_gnvs(global_nvs_t *gnvs) /* Fill in the Wifi Region id */ gnvs->cid1 = wifi_regulatory_domain(); + + /* Set USB2/USB3 wake enable bitmaps. */ + gnvs->u2we = config->usb2_wake_enable_bitmap; + gnvs->u3we = config->usb3_wake_enable_bitmap; } unsigned long acpi_fill_mcfg(unsigned long current) diff --git a/src/soc/intel/skylake/acpi/globalnvs.asl b/src/soc/intel/skylake/acpi/globalnvs.asl index 2bff7d3..ab3c63c 100644 --- a/src/soc/intel/skylake/acpi/globalnvs.asl +++ b/src/soc/intel/skylake/acpi/globalnvs.asl @@ -64,6 +64,8 @@ Field (GNVS, ByteAcc, NoLock, Preserve) NHLA, 64, // 0x31 - NHLT Address NHLL, 32, // 0x39 - NHLT Length CID1, 16, // 0x3d - Wifi Country Identifier + U2WE, 16, // 0x3f - USB2 Wake Enable Bitmap + U3WE, 8, // 0x41 - USB3 Wake Enable Bitmap /* ChromeOS specific */ Offset (0x100), diff --git a/src/soc/intel/skylake/acpi/xhci.asl b/src/soc/intel/skylake/acpi/xhci.asl index 1a1c6e3..96f3b6a 100644 --- a/src/soc/intel/skylake/acpi/xhci.asl +++ b/src/soc/intel/skylake/acpi/xhci.asl @@ -15,6 +15,55 @@ * GNU General Public License for more details. */ +/* + * USB Port Wake Enable (UPWE) on usb attach/detach + * Arg0 - Port Number + * Arg1 - Port 1 Status and control offset + * Arg2 - xHCI Memory-mapped address + */ +Method (UPWE, 3, Serialized) +{ + /* Local0 = Arg1 + ((Arg0 - 1) * 0x10) */ + Add (Arg1, Multiply (Subtract (Arg0, 1), 0x10), Local0) + + /* Map ((XMEM << 16) + Local0 in PSCR */ + OperationRegion (PSCR, SystemMemory, + Add (ShiftLeft (Arg2, 16), Local0), 0x10) + Field (PSCR, AnyAcc, NoLock, Preserve) + { + , 25, + UPCE, 1, + UPDE, 1, + } + Store (One, UPCE) + Store (One, UPDE) +} + +/* + * USB Wake Enable Setup (UWES) + * Arg0 - Port enable bitmap + * Arg1 - Port 1 Status and control offset + * Arg2 - xHCI Memory-mapped address + */ +Method (UWES, 3, Serialized) +{ + Store (Arg0, Local0) + + While (One) { + FindSetRightBit (Local0, Local1) + If (LEqual (Local1, Zero)) { + Break + } + UPWE (Local1, Arg1, Arg2) + /* + * Clear the lowest set bit in Local0 since it was + * processed. + * Local0 = Local0 & (Local0 - 1) + */ + And (Local0, Subtract (Local0, 1), Local0) + } +} + /* XHCI Controller 0:14.0 */ Device (XHCI) @@ -26,6 +75,8 @@ Device (XHCI) Method (_DSW, 3) { Store (Arg0, PMEE) + UWES (And (\U2WE, 0x3FF), 0x480, XMEM) + UWES (And (\U3WE, 0x3F), 0x540, XMEM) } Name (_S3D, 3) /* D3 supported in S3 */ diff --git a/src/soc/intel/skylake/chip.h b/src/soc/intel/skylake/chip.h index 00393b2..5a4e85b 100644 --- a/src/soc/intel/skylake/chip.h +++ b/src/soc/intel/skylake/chip.h @@ -395,6 +395,12 @@ struct soc_intel_skylake_config { /* Use custom SD card detect GPIO configuration */ struct acpi_gpio sdcard_cd_gpio; + + /* Wake Enable Bitmap for USB2 ports */ + u16 usb2_wake_enable_bitmap; + + /* Wake Enable Bitmap for USB3 ports */ + u8 usb3_wake_enable_bitmap; }; typedef struct soc_intel_skylake_config config_t; diff --git a/src/soc/intel/skylake/include/soc/nvs.h b/src/soc/intel/skylake/include/soc/nvs.h index f9d5b71..cb3b2c6 100644 --- a/src/soc/intel/skylake/include/soc/nvs.h +++ b/src/soc/intel/skylake/include/soc/nvs.h @@ -54,7 +54,9 @@ typedef struct { u64 nhla; /* 0x31 - NHLT Address */ u32 nhll; /* 0x39 - NHLT Length */ u16 cid1; /* 0x3d - Wifi Country Identifier */ - u8 unused[193]; + u16 u2we; /* 0x3f - USB2 Wake Enable Bitmap */ + u8 u3we; /* 0x41 - USB3 Wake Enable Bitmap */ + u8 unused[190]; /* ChromeOS specific (0x100 - 0xfff) */ chromeos_acpi_t chromeos; diff --git a/src/soc/intel/skylake/include/soc/usb.h b/src/soc/intel/skylake/include/soc/usb.h index e5b0495..a18e79c 100644 --- a/src/soc/intel/skylake/include/soc/usb.h +++ b/src/soc/intel/skylake/include/soc/usb.h @@ -169,4 +169,11 @@ struct usb3_port_config { .tx_downscale_amp = 0x00, \ } +/* + * Set bit corresponding to USB port in wake enable bitmap. Bit 0 corresponds + * to Port 1, Bit n corresponds to Port (n+1). This bitmap is later used to + * decide what ports need to set PORTSCN/PORTSCXUSB3 register bits. + */ +#define USB_PORT_WAKE_ENABLE(x) (1 << (x - 1)) + #endif

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Patch set updated for coreboot: rockchip/rk3399: gru/kevin: drop unused sdram configs
by Martin Roth 24 Oct '16

24 Oct '16

Martin Roth (martinroth(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17103 -gerrit commit 4a83e2d163b33ef61ea6d162c1a0f32f3e5e088d Author: Lin Huang <hl(a)rock-chips.com> Date: Thu Oct 13 20:14:42 2016 -0700 rockchip/rk3399: gru/kevin: drop unused sdram configs There are some sdram configurations that are no longer used. Drop them. BUG=None BRANCH=None TEST=None Change-Id: Ib6d2d58c3071147a3095bc1ed7fa7b02c748e1a5 Signed-off-by: Patrick Georgi <pgeorgi(a)chromium.org> Original-Commit-Id: 111d375005ec6a3b91e47acdd676e8f1644c931c Original-Change-Id: I5f9278093f02e785b2894faa8e8cf09ecec20325 Original-Signed-off-by: Lin Huang <hl(a)rock-chips.com> Original-Reviewed-on: https://chromium-review.googlesource.com/399122 Original-Commit-Ready: Douglas Anderson <dianders(a)chromium.org> Original-Reviewed-by: Julius Werner <jwerner(a)chromium.org> --- src/mainboard/google/gru/sdram_configs.c | 17 +- src/mainboard/google/gru/sdram_params/Makefile.inc | 3 - .../gru/sdram_params/sdram-lpddr3-hynix-4GB-200.c | 1565 -------------------- .../sdram-lpddr3-hynix-4GB-666-no-odt.c | 1565 -------------------- .../sdram-lpddr3-hynix-4GB-800-no-odt.c | 1565 -------------------- 5 files changed, 3 insertions(+), 4712 deletions(-) diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c index 2aa05a7..aeb355e 100644 --- a/src/mainboard/google/gru/sdram_configs.c +++ b/src/mainboard/google/gru/sdram_configs.c @@ -23,23 +23,17 @@ #include <types.h> static const char *sdram_configs[] = { - "sdram-lpddr3-hynix-4GB-200", "sdram-lpddr3-hynix-4GB-666", "sdram-lpddr3-hynix-4GB-800", - "sdram-lpddr3-hynix-4GB-666-no-odt", - "sdram-lpddr3-hynix-4GB-800-no-odt", "sdram-lpddr3-hynix-4GB-933", }; static struct rk3399_sdram_params params; enum dram_speeds { - dram_200MHz = 0, - dram_666MHz = 1, - dram_800MHz = 2, - dram_666MHz_NO_ODT = 3, - dram_800MHz_NO_ODT = 4, - dram_933MHz = 5, + dram_666MHz = 0, + dram_800MHz = 1, + dram_933MHz = 2, }; static enum dram_speeds get_sdram_index(void) @@ -57,12 +51,7 @@ static enum dram_speeds get_sdram_index(void) } if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU)) - switch (id) { - case 0: - return dram_800MHz_NO_ODT; - default: return dram_800MHz; - } } const struct rk3399_sdram_params *get_sdram_config() diff --git a/src/mainboard/google/gru/sdram_params/Makefile.inc b/src/mainboard/google/gru/sdram_params/Makefile.inc index a05cf79..09367ba 100644 --- a/src/mainboard/google/gru/sdram_params/Makefile.inc +++ b/src/mainboard/google/gru/sdram_params/Makefile.inc @@ -15,11 +15,8 @@ sdram-params := -sdram-params += sdram-lpddr3-hynix-4GB-200 sdram-params += sdram-lpddr3-hynix-4GB-666 -sdram-params += sdram-lpddr3-hynix-4GB-666-no-odt sdram-params += sdram-lpddr3-hynix-4GB-800 -sdram-params += sdram-lpddr3-hynix-4GB-800-no-odt sdram-params += sdram-lpddr3-hynix-4GB-933 $(foreach params,$(sdram-params), \ diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-hynix-4GB-200.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-hynix-4GB-200.c deleted file mode 100644 index 5330141..0000000 --- a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-hynix-4GB-200.c +++ /dev/null @@ -1,1565 +0,0 @@ -/* - * This file is part of the coreboot project. - * - * This program is free software; you can redistribute it and/or modify - * it under the terms of the GNU General Public License as published by - * the Free Software Foundation; version 2 of the License. - * - * This program is distributed in the hope that it will be useful, - * but WITHOUT ANY WARRANTY; without even the implied warranty of - * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the - * GNU General Public License for more details. - */ - -#include <soc/sdram.h> - -struct rk3399_sdram_params params = { - { - { - .rank = 0x2, - .col = 0xA, - .bk = 0x3, - .bw = 0x2, - .dbw = 0x2, - .row_3_4 = 0x0, - .cs0_row = 0xF, - .cs1_row = 0xF, - .ddrconfig = 1, - { - {0x80080807}, - {0x05010605}, - {0x00000002}, - {0x00006076}, - {0x0000004c}, - 0x00000000 - } - }, - { - .rank = 0x2, - .col = 0xA, - .bk = 0x3, - .bw = 0x2, - .dbw = 0x2, - .row_3_4 = 0x0, - .cs0_row = 0xF, - .cs1_row = 0xF, - .ddrconfig = 1, - { - {0x80080807}, - {0x05010605}, - {0x00000002}, - {0x00006076}, - {0x0000004c}, - 0x00000000 - } - } - }, - .ddr_freq = 200*MHz, - .dramtype = LPDDR3, - .num_channels = 2, - .stride = 13, - .odt = 1, - { - { - 0x00000700, /* DENALI_CTL_00_DATA */ - 0x00000000, /* DENALI_CTL_01_DATA */ - 0x00000000, /* DENALI_CTL_02_DATA */ - 0x00000000, /* DENALI_CTL_03_DATA */ - 0x00000000, /* DENALI_CTL_04_DATA */ - 0x00000014, /* DENALI_CTL_05_DATA */ - 0x00009c40, /* DENALI_CTL_06_DATA */ - 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* it under the terms of the GNU General Public License as published by - * the Free Software Foundation; version 2 of the License. - * - * This program is distributed in the hope that it will be useful, - * but WITHOUT ANY WARRANTY; without even the implied warranty of - * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. 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* it under the terms of the GNU General Public License as published by - * the Free Software Foundation; version 2 of the License. - * - * This program is distributed in the hope that it will be useful, - * but WITHOUT ANY WARRANTY; without even the implied warranty of - * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. 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Patch set updated for coreboot: google/reef/variants/pyro: Use WCOM Touchscreen driver
by Furquan Shaikh 24 Oct '16

24 Oct '16

Furquan Shaikh (furquan(a)google.com) just uploaded a new patch set to gerrit, which you can find at https://review.coreboot.org/17093 -gerrit commit e84937d25bba9a4f59a12e554bb0a009b7fc5b80 Author: Furquan Shaikh <furquan(a)chromium.org> Date: Fri Oct 21 16:45:59 2016 -0700 google/reef/variants/pyro: Use WCOM Touchscreen driver BUG=chrome-os-partner:57846 Change-Id: Ibd3ef8cebcf99ee2186dfed98b04373dd17e798e Signed-off-by: Furquan Shaikh <furquan(a)chromium.org> --- src/mainboard/google/reef/Kconfig | 2 ++ src/mainboard/google/reef/variants/pyro/Kconfig | 7 +++++++ src/mainboard/google/reef/variants/pyro/devicetree.cb | 14 +++++++++----- 3 files changed, 18 insertions(+), 5 deletions(-) diff --git a/src/mainboard/google/reef/Kconfig b/src/mainboard/google/reef/Kconfig index d5d64c8..b549e21 100644 --- a/src/mainboard/google/reef/Kconfig +++ b/src/mainboard/google/reef/Kconfig @@ -15,6 +15,8 @@ config BOARD_GOOGLE_BASEBOARD_REEF if BOARD_GOOGLE_BASEBOARD_REEF +source src/mainboard/google/reef/variants/pyro/Kconfig + config BASEBOARD_REEF_LAPTOP def_bool n select SYSTEM_TYPE_LAPTOP diff --git a/src/mainboard/google/reef/variants/pyro/Kconfig b/src/mainboard/google/reef/variants/pyro/Kconfig new file mode 100644 index 0000000..c032580 --- /dev/null +++ b/src/mainboard/google/reef/variants/pyro/Kconfig @@ -0,0 +1,7 @@ + +if BOARD_GOOGLE_PYRO + +config DRIVERS_I2C_WACOM_TS + default y + +endif # BOARD_GOOGLE_PYRO diff --git a/src/mainboard/google/reef/variants/pyro/devicetree.cb b/src/mainboard/google/reef/variants/pyro/devicetree.cb index 43ec2ed..8540d04 100644 --- a/src/mainboard/google/reef/variants/pyro/devicetree.cb +++ b/src/mainboard/google/reef/variants/pyro/devicetree.cb @@ -131,11 +131,15 @@ chip soc/intel/apollolake end end # - I2C 2 device pci 16.3 on - chip drivers/i2c/generic - register "hid" = ""ELAN0001"" - register "desc" = ""ELAN Touchscreen"" - register "irq" = "IRQ_EDGE_LOW(GPIO_21_IRQ)" - register "probed" = "1" + chip drivers/i2c/wacom_ts + register "generic" = "{ + .hid = WCOM50C1_HID, + .cid = PNP0C50_CID, + .desc = WCOM_TS_DESC, + .irq = IRQ_EDGE_LOW(GPIO_21_IRQ), + .probed = 1, + }" + register "hid_desc_reg_offset" = "0x1" device i2c 10 on end end end # - I2C 3

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