<div dir="ltr"><div dir="ltr"><div dir="ltr"><div dir="ltr"><div dir="ltr"><div dir="ltr"><div dir="ltr"><div dir="ltr">Here coreboot log.<div>Also I'm using next values for FSP-M config:</div><div> <b>DqPinsInterleaved = FALSE;<br></b></div><div><b> CaVrefConfig = 2; </b></div><div><b> RefClk = 0;</b></div><div><b> RcompResistor[3] = { 121, 121, 100 };</b><br></div><div><b> RcompTarget[5] = { 120, 34, 39, 39, 39 };</b><br></div><div><b><br></b></div><div><b>/* Debug set - UART0 115200 -  all the same  -</b><b> didn't work</b><b> */</b></div><div><b><div>PcdDebugInterfaceFlags = 1 << 1;</div><div>PcdSerialIoUartNumber = 0;</div><div>PcdIsaSerialUartBase = 0;</div><div>PcdSerialDebugBaudRate = 7;</div><div>PcdSerialDebugLevel = 5;</div></b></div><div><br></div><div>About RcompTarget - I didn't find fully describe of this values, only this - "RCOMP target values for DqOdt, DqDrv, CmdDrv, CtlDrv, ClkDrv". So, what means cmd/ctl/clk DRV?</div><div><br></div></div></div></div></div></div></div></div></div><br><div class="gmail_quote"><div dir="ltr">пт, 30 нояб. 2018 г. в 00:53, Naresh G. Solanki <<a href="mailto:naresh.solanki.2011@gmail.com">naresh.solanki.2011@gmail.com</a>>:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="auto">It mostly looks like fspm parameters are incorrect for memory init.<div dir="auto">Can you please attach coreboot logs?</div><div dir="auto"><br></div><div dir="auto"><br></div><div dir="auto">Regards,</div><div dir="auto">Naresh G Solanki</div></div><br><div class="gmail_quote"><div dir="ltr">On Fri 30 Nov, 2018, 2:50 AM roman perepelitsin <<a href="mailto:perepelitsin.roman@gmail.com" target="_blank">perepelitsin.roman@gmail.com</a> wrote:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div dir="ltr"><div>Hi! </div><div>I'm try to run Coreboot on Intel Xeon1505L with C236 and DDR4 memory down using kabylake FSP GOLD. I setup UART0 for coreboot console out and try to set UART0 for FSP-M debug out, but have only POST codes to port80/81 from FSP-M. In FSP integration guide I didn't find full POST-codes describe. </div><div>So - can some body help with this? My lasts post codes: DD46h DD30h DD32h DD35h DD45h DD36h DD37h DD41h DD4Dh DD3fh. I think it MRC codes, but that they mean - don't know. I see in oscilloscope, that DDR try to start in this stage, but after all I have error from FSP-M 80000007h. </div><div><br></div>-- <br><div dir="ltr" class="m_-5973137955589436463m_1119035869268399902gmail_signature">regards,<div>Perepelitsin Roman</div></div></div></div>
-- <br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org" rel="noreferrer" target="_blank">coreboot@coreboot.org</a><br>
<a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a><br>
</blockquote></div>
</blockquote></div><br clear="all"><div><br></div>-- <br><div dir="ltr" class="gmail_signature" data-smartmail="gmail_signature">regards,<div>Perepelitsin Roman</div></div>