<div dir="auto">It mostly looks like fspm parameters are incorrect for memory init.<div dir="auto">Can you please attach coreboot logs?</div><div dir="auto"><br></div><div dir="auto"><br></div><div dir="auto">Regards,</div><div dir="auto">Naresh G Solanki</div></div><br><div class="gmail_quote"><div dir="ltr">On Fri 30 Nov, 2018, 2:50 AM roman perepelitsin <<a href="mailto:perepelitsin.roman@gmail.com">perepelitsin.roman@gmail.com</a> wrote:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div dir="ltr"><div>Hi! </div><div>I'm try to run Coreboot on Intel Xeon1505L with C236 and DDR4 memory down using kabylake FSP GOLD. I setup UART0 for coreboot console out and try to set UART0 for FSP-M debug out, but have only POST codes to port80/81 from FSP-M. In FSP integration guide I didn't find full POST-codes describe. </div><div>So - can some body help with this? My lasts post codes: DD46h DD30h DD32h DD35h DD45h DD36h DD37h DD41h DD4Dh DD3fh. I think it MRC codes, but that they mean - don't know. I see in oscilloscope, that DDR try to start in this stage, but after all I have error from FSP-M 80000007h. </div><div><br></div>-- <br><div dir="ltr" class="m_1119035869268399902gmail_signature">regards,<div>Perepelitsin Roman</div></div></div></div>
-- <br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a><br>
<a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a><br>
</blockquote></div>