<div dir="ltr">Faint memories... are you the ISO recorder author from 15 years ago?<br></div><br><div class="gmail_quote"><div dir="ltr">On Tue, Nov 6, 2018 at 12:23 PM Alex Feinman <<a href="mailto:alexfeinman@hotmail.com">alexfeinman@hotmail.com</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">




<div dir="ltr">
<div style="font-family:Calibri,Helvetica,sans-serif;font-size:12pt;color:rgb(0,0,0)">
The two major issues with bringing up the memory subsystem on a new board are SPD parameters and DQ/DQS layout</div>
<div style="font-family:Calibri,Helvetica,sans-serif;font-size:12pt;color:rgb(0,0,0)">
Specifically, if you look at the apollolake rvp subtree, you can see a whole bunch of parameters being set in romstage.c. Some of it is fairly straightforward. Swizzling tables are not and require you to be able to read schematic (and have access to it in the
 first place)</div>
<div style="font-family:Calibri,Helvetica,sans-serif;font-size:12pt;color:rgb(0,0,0)">
Obviously, the problem could be elsewhere. I would start with enabling MRC debug and perhaps posting the MRC output</div>
<div style="font-family:Calibri,Helvetica,sans-serif;font-size:12pt;color:rgb(0,0,0)">
  </div>
<div style="font-family:Calibri,Helvetica,sans-serif;font-size:12pt;color:rgb(0,0,0)">
</div>
<hr style="display:inline-block;width:98%">
<div id="m_5162750830031364199divRplyFwdMsg" dir="ltr"><font face="Calibri, sans-serif" color="#000000" style="font-size:11pt"><b>From:</b> coreboot <<a href="mailto:coreboot-bounces@coreboot.org" target="_blank">coreboot-bounces@coreboot.org</a>> on behalf of Alexey Borovikov via coreboot <<a href="mailto:coreboot@coreboot.org" target="_blank">coreboot@coreboot.org</a>><br>
<b>Sent:</b> Saturday, November 3, 2018 5:38 AM<br>
<b>To:</b> <a href="mailto:coreboot@coreboot.org" target="_blank">coreboot@coreboot.org</a><br>
<b>Subject:</b> [coreboot] How to get correct memory params for FSP</font>
<div> </div>
</div>
<div dir="ltr">
<div dir="ltr">
<div style="font-size:12pt;font-family:'Calibri';color:#000000">
<div>
<div style="font-size:small;text-decoration:none;font-family:"Calibri";font-weight:normal;color:#000000;font-style:normal;display:inline">
Hi. </div>
</div>
<div>
<div style="font-size:small;text-decoration:none;font-family:"Calibri";font-weight:normal;color:#000000;font-style:normal;display:inline">
I port the Coreboot to a board with an SOC Intel Atom E3845 and use FSP for the Baytrail family. The result - postcode is 0x2A. From the descriptions on the Internet, I understand that the problem is in the incorrect memory parameters.</div>
<div dir="ltr">
<div style="font-size:12pt;font-family:'Calibri';color:#000000">
<div>Question: are there any utilities or methods that will help to get the correct memory parameters when working a regular BIOS from Linux or Windows systems?</div>
<div>Many thanks!</div>
</div>
</div>
</div>
</div>
</div>
</div>
</div>

-- <br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank">coreboot@coreboot.org</a><br>
<a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a><br>
</blockquote></div><br clear="all"><br>-- <br><div dir="ltr" class="gmail_signature" data-smartmail="gmail_signature"><div dir="ltr"><div><div dir="ltr"><div><div dir="ltr">Tech III * AppControl * Endpoint Protection * Server Maintenance<br>Buncombe County Schools Technology Department Network Group<br><a href="http://comicsanscriminal.com" target="_blank">ComicSans Awareness Campaign</a></div></div></div></div></div></div>