<div dir="auto"><div>I guess the FSP version you have is 3.5.0<div dir="auto">You should have received fsp header along with fsp binary in single package.</div><div dir="auto"><br></div><div dir="auto">However you can get FSP binaries and header from <a href="https://github.com/IntelFsp/FSP">https://github.com/IntelFsp/FSP</a></div><div dir="auto"><br></div><div dir="auto">Also make sure you copy FSP header version equal fsp binary version.</div><div dir="auto"><br></div><div dir="auto">All the best!</div><div dir="auto"><br></div><br><br><div class="gmail_quote"><div dir="ltr">On Mon 17 Sep, 2018, 3:34 PM Jose Trujillo via coreboot, <<a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Dear Naresh:<br>
<br>
You are right; it never returns from the FSP function (fsp_silicon_init).<br>
<br>
chip_fsp20.c  Ln.169<br>
<br>
void soc_init_pre_device(void *chip_info)<br>
{<br>
        printk(BIOS_INFO, "Entering: fsp_silicon_init");                // Added<br>
        /* Perform silicon specific init. */<br>
        fsp_silicon_init(romstage_handoff_is_resume());<br>
        /* swap enabled PCI ports in device tree if needed */<br>
        printk(BIOS_INFO, "Entering: pcie_override_devicetree");        // Added<br>
        pcie_override_devicetree_after_silicon_init();<br>
        printk(BIOS_INFO, "Exit: soc_init_pre_device");                 // Added<br>
}<br>
<br>
Serial dump.<br>
....<br>
Enabling SMIs.<br>
Locking SMM.<br>
VMX : param.enable = 0<br>
VMX: pre-conditions not met<br>
VMX: pre-conditions not met<br>
VMX: pre-conditions not met<br>
SGX: pre-conditions not met<br>
VMX: pre-conditions not met<br>
SGX: pre-conditions not met<br>
POST: 0x71<br>
SGX: pre-conditions not met<br>
SGX: pre-conditions not met<br>
Entering: fsp_silicon_init      <------  never returns from FSP.<br>
....<br>
<br>
About the FSP header version I am not sure how exactly to obtain it but getting the binary decription from BCT I got:<br>
<br>
  Header Revision: 0x3<br>
  Image Revision: 0x3050000<br>
<br>
3.0.5 ????<br>
<br>
See the attached file for more details about the FSP binary.<br>
<br>
Please advise.<br>
<br>
Thank you,<br>
Jose Trujillo.<br>
<br>
<br>
‐‐‐‐‐‐‐ Original Message ‐‐‐‐‐‐‐<br>
On Friday, September 14, 2018 6:58 PM, Naresh G. Solanki <<a href="mailto:naresh.solanki.2011@gmail.com" target="_blank" rel="noreferrer">naresh.solanki.2011@gmail.com</a>> wrote:<br>
<br>
> With available data. It is most likely that it might have stuck<br>
> somewhere in function<br>
> <a href="https://review.coreboot.org/cgit/coreboot.git/tree/src/soc/intel/skylake/chip_fsp20.c#n169" rel="noreferrer noreferrer" target="_blank">https://review.coreboot.org/cgit/coreboot.git/tree/src/soc/intel/skylake/chip_fsp20.c#n169</a><br>
> You can add printk in that function & other functions called by it to<br>
> bisect & confirm the exact position of hang..<br>
> Also can you please check FSP binary version you are using versus FSP<br>
> header version checked-out in coreboot(which is currently 2.9.2).<br>
> They should be<br>
><br>
> On Fri, Sep 14, 2018 at 7:55 PM Jose Trujillo via coreboot<br>
> <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a> wrote:<br>
><br>
> > Here is Naresh....<br>
> > ‐‐‐‐‐‐‐ Original Message ‐‐‐‐‐‐‐<br>
> > On Friday, September 14, 2018 4:49 PM, Naresh G. Solanki <a href="mailto:naresh.solanki.2011@gmail.com" target="_blank" rel="noreferrer">naresh.solanki.2011@gmail.com</a> wrote:<br>
> > Can you also provide latest complete log.<br>
> > On Fri 14 Sep, 2018, 2:10 PM Jose Trujillo via coreboot, <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a> wrote:<br>
> ><br>
> > > Thank you Naresh,<br>
> > > I added the missing PCH device id following your advise, also enabled DEBUG_BOOT_STATE but I am still not able to get more information via serial debug about the exact location of the problem (but now I am certain is in the coreboot code not in FSP).<br>
> > > I suspect the code involved aound this issue is hardwaremain.c and device.c....<br>
> > > Only the first "boot" just after flash I notice that the ethernet and SATA LEDs blink for a fraction of a second then reboots.<br>
> > > After that, the following attempts to boot I don't see LED activity neither reboots, just halted in some kind of loop.<br>
> > > According to the serial dump the las printed text is "0x71" but my question is if the serial port gets broken still during "BS_DEV_INIT_CHIPS" or is already doing "BS_DEV_ENUMERATE".<br>
> > > As Naresh pointed my PCH H chipset "Kabylake-H HM175" was not added to the list; I added it but may be is needed to do something else to make it work.<br>
> > > Or istill is misconfigured (attached my .config file for your review)... I someone has a similar system working and want to share its configuration files to compare them myself I will be grateful.<br>
> > > Jose Trujillo.<br>
> > > ‐‐‐‐‐‐‐ Original Message ‐‐‐‐‐‐‐<br>
> > > On Wednesday, 12 September 2018 19:33, Naresh G. Solanki <a href="mailto:naresh.solanki.2011@gmail.com" target="_blank" rel="noreferrer">naresh.solanki.2011@gmail.com</a> wrote:<br>
> > > Hi<br>
> > ><br>
> > > > PCH: device id a152 (rev 31) is Unknown<br>
> > ><br>
> > > This indicates that LPCID 0xa152 is not added.<br>
> > > The #define should be added in source path: <a href="https://review.coreboot.org/cgit/coreboot.git/tree/src/include/device/pci_ids.h#n2721" rel="noreferrer noreferrer" target="_blank">https://review.coreboot.org/cgit/coreboot.git/tree/src/include/device/pci_ids.h#n2721</a><br>
> > > <a href="https://review.coreboot.org/cgit/coreboot.git/tree/src/soc/intel/common/block/lpc/lpc.c#n131" rel="noreferrer noreferrer" target="_blank">https://review.coreboot.org/cgit/coreboot.git/tree/src/soc/intel/common/block/lpc/lpc.c#n131</a><br>
> > > &<br>
> > > <a href="https://review.coreboot.org/cgit/coreboot.git/tree/src/soc/intel/skylake/bootblock/report_platform.c#n73" rel="noreferrer noreferrer" target="_blank">https://review.coreboot.org/cgit/coreboot.git/tree/src/soc/intel/skylake/bootblock/report_platform.c#n73</a><br>
> > > as well.<br>
> > > Additionally you can enable config DEBUG_BOOT_STATE to understand where exactly its stuck.<br>
> > > Regards,<br>
> > > Naresh G. Solanki<br>
> > > On Wed, Sep 12, 2018 at 9:24 PM Jose Trujillo via coreboot <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a> wrote:<br>
> > ><br>
> > > > Dear All,<br>
> > > > About the memory I just changed the dimm to address A0 and now coreboot is reporting correctly 1 dimm detected.<br>
> > > > But still no luck on the 0x71 post code loop (looks it is in some kind of loop because is still responsive to power and reset buttons).<br>
> > > > I don't know where this loop could be located (coreboot or FSP).<br>
> > > > The description on the post_codes.h file shows the following:<br>
> > > > ....<br>
> > > > /**<br>
> > > ><br>
> > > > -   \brief Initializing Chips<br>
> > > > -<br>
> > > > -   Boot State Machine: bs_dev_init_chips()<br>
> > > >     */<br>
> > > >     #define POST_BS_DEV_INIT_CHIPS 0x71<br>
> > > >     ....<br>
> > > ><br>
> > > ><br>
> > > > Any advice on this issue?<br>
> > > > Attached is the serial dump with extra information.<br>
> > > > Thank you<br>
> > > > Jose Trujillo<br>
> > > > ‐‐‐‐‐‐‐ Original Message ‐‐‐‐‐‐‐<br>
> > > > On Wednesday, 12 September 2018 16:12, Jose Trujillo <a href="mailto:ce.autom@protonmail.com" target="_blank" rel="noreferrer">ce.autom@protonmail.com</a> wrote:<br>
> > > > To begin with the system didn't find memory attached...<br>
> > > > but there is memory attached, SPD address mismatch? I will check.<br>
> > > > ....<br>
> > > > .......Timeout while sending command 0x0d to EC!<br>
> > > > recv_ec_data: 0xff<br>
> > > > recv_ec_data: 0xff<br>
> > > > SPD index 7<br>
> > > > No memory dimm at address A0<br>
> > > > No memory dimm at address A2<br>
> > > > No memory dimm at address A6<br>
> > > > ....<br>
> > > > 0 DIMMs found<br>
> > > > ....<br>
> > > > ‐‐‐‐‐‐‐ Original Message ‐‐‐‐‐‐‐<br>
> > > > On Wednesday, 12 September 2018 13:29, Jose Trujillo via coreboot <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a> wrote:<br>
> > > > Dear coreboot engineers:<br>
> > > > Right now I am stuck with a Kabylake system with the following message:<br>
> > > > ....<br>
> > > > CPU #1 initialized<br>
> > > > apic_id: 0x06 done.<br>
> > > > microcode: updated to revision 0x8d date=2018-01-21<br>
> > > > CPU #3 initialized<br>
> > > > bsp_do_flight_plan done after 220 msecs.<br>
> > > > CPU: frequency set to 3600 MHz<br>
> > > > Enabling SMIs.<br>
> > > > Locking SMM.<br>
> > > > VMX : param.enable = 0<br>
> > > > VMX: pre-conditions not met<br>
> > > > SGX: pre-conditions not met<br>
> > > > VMX: pre-conditions not met<br>
> > > > VMX: pre-conditions not met<br>
> > > > SGX: pre-conditions not met<br>
> > > > SGX: pre-conditions not met<br>
> > > > VMX: pre-conditions not met<br>
> > > > SGX: pre-conditions not met<br>
> > > > POST: 0x71<br>
> > > > ....<br>
> > > > May be some configuration is missing and I am trying to find this out myself but if someone of you can give a hint on how to resolve it I will be grateful.<br>
> > > > Attached is the full serial dump.<br>
> > > > Thank you,<br>
> > > > Jose Trujillo<br>
> > > > --<br>
> > > > coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a><br>
> > > > <a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a><br>
> > ><br>
> > > --<br>
> > > Best regards,<br>
> > > Naresh G. Solanki<br>
> > > --<br>
> > > coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a><br>
> > > <a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a><br>
> ><br>
> > --<br>
> > coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a><br>
> > <a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a><br>
><br>
> --<br>
><br>
> Best regards,<br>
> Naresh G. Solanki<br>
<br>
<br>
-- <br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank" rel="noreferrer">coreboot@coreboot.org</a><br>
<a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a></blockquote></div></div></div>