<div dir="ltr">Hello,<div><br></div><div>Thank you very much for the detailed reply. </div><div>Vendor's BIOS contains few peripherals initialization.</div><div>For example: PCIe enumeration, SATA controller, USB etc. </div><div>In case of PCIe enumeration, the generation of PCIe (1,2,3) can be set.</div><div>Should vendor supply code for this ? or any other information ?</div><div>How can I write it from scratch ?  Can Intel provide information on how to implement this initialization ?</div><div><br></div><div>Thank you,</div><div>Zvika  </div><div><br></div></div><br><div class="gmail_quote"><div dir="ltr">On Mon, Jun 18, 2018 at 11:22 AM Jose Trujillo via coreboot <<a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div>Hello Zvika:<br></div><div>1.- Usually it is not necessary to change the CBFS size unless the compiler complain of lack of space.<br></div><div>2.- You should not worry about this setting to make your system to work.<br></div><div>3.- You should not use FSP_PACKAGE_DEFAULT if your plan is to use SIO because it will enable SOC internal COM1, instead (if your plan is to use FSP) enable FSP and add  a VGA bios bin manually.... (The use of FSP is optional but I never tried without FSP).<br></div><div>4.- You need to add them yourself, there are examples to follow in this mail list.<br></div><div>Good luck!<br></div><div>J.Trujillo<br></div><div><br></div><div>‐‐‐‐‐‐‐ Original Message ‐‐‐‐‐‐‐<br></div><div> On June 18, 2018 6:24 AM, Zvi Vered <<a href="mailto:veredz72@gmail.com" target="_blank">veredz72@gmail.com</a>> wrote:<br></div><div> <br></div><blockquote class="m_-834086469453567921protonmail_quote" type="cite"><div dir="ltr"><div><div><div><div><div>Hello,<br></div></div><div>I inspected the "Bayley Baay FSP-based CRB" sample in coreboot. after make distclean I chose:<br></div></div><div>Mainboard vendor: Intel<br></div></div><div>Mainboard model: Bayley Bay FSP-based CRB<br></div></div><div><div>1. The size of CBFS is: 0x200000. Is it a fix size or should I change it according to my board (which is also bay trail) ?<br></div></div><div>2. According to "dmidecode" I ran on my target, "Address: 0xE0000"<br></div><div>Should I set this address in coreboot configuration ? How ?<br></div><div><br></div><div><div>3. In this board default configuration, "Configure defaults for the Intel FSP package" is not selected. Is it possible that this board does not use Intel FSP at all ?<br></div></div><div>Under "Generic Drivers", "Use Intel firmware Support Package' is also not selected. <br></div><div><br></div><div><div>4. Under "chipset", there is no option to set "Super I/O". Can you please tell why ?<br></div></div><div>5. I noticed that the minimum ROM size is 2MB. If I set 4MB, the size of coreboot.rom is also 4MB. <br></div><div><br></div><div>Thank you in advance,<br></div><div>Zvika <br></div></div></blockquote><div><br></div>-- <br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org" target="_blank">coreboot@coreboot.org</a><br>
<a href="https://mail.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer" target="_blank">https://mail.coreboot.org/mailman/listinfo/coreboot</a></blockquote></div>