<p>Subrata Banik has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/c/coreboot/+/29805">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">Documentation/../../icelake: Add Ice Lake coreboot development documentation<br><br>Add documentation for Ice Lake processor family coreboot development.<br><br>Documented so far:<br>* What is Ice Lake<br>* Development Strategy<br>* Create coreboot Image<br>* Flashing coreboot<br><br>Change-Id: Ief4df6ca11f95b75ecddeb560f7887bfadced086<br>Signed-off-by: Subrata Banik <subrata.banik@intel.com><br>---<br>A Documentation/soc/intel/icelake/IceLake_Coreboot_Development.md<br>M Documentation/soc/intel/icelake/index.md<br>2 files changed, 60 insertions(+), 0 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/05/29805/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/Documentation/soc/intel/icelake/IceLake_Coreboot_Development.md b/Documentation/soc/intel/icelake/IceLake_Coreboot_Development.md</span><br><span>new file mode 100644</span><br><span>index 0000000..d60cf79</span><br><span>--- /dev/null</span><br><span>+++ b/Documentation/soc/intel/icelake/IceLake_Coreboot_Development.md</span><br><span>@@ -0,0 +1,56 @@</span><br><span style="color: hsl(120, 100%, 40%);">+# Intel Ice Lake coreboot development</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+## Introduction</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+This document captures the coreboot development strategy for Intel SoC named Ice lake.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+The Ice Lake processor family is the next generation Intel® Core processor family.</span><br><span style="color: hsl(120, 100%, 40%);">+These processors utilize Intels industry-leading 10 nm+ process technology.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+* Reference: https://www.intel.in/content/www/in/en/design/products-and-solutions/processors-and-chipsets/ice-lake/overview.html</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+## Development Strategy</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+Like any other Intel SoC, Ice Lake coreboot development is also based on "Intel common code development model".</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+1. Intel develops initial Firmware code for Ice Lake SoC.</span><br><span style="color: hsl(120, 100%, 40%);">+   * CL: https://review.coreboot.org/#/c/coreboot/+/29162/</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+2. Additionally provides Firmware code support for Intel Reference Platform (RVP), known as Ice lake RVP with same SoC.</span><br><span style="color: hsl(120, 100%, 40%);">+   * CL: https://review.coreboot.org/#/c/coreboot/+/29164/</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+3. OEMs to design based on reference platform and make use of mainboard sample code. Rigth now Dragonegg is one of Ice Lake based mainboard developed by Google</span><br><span style="color: hsl(120, 100%, 40%);">+   * CL: https://review.coreboot.org/#/c/coreboot/+/29749/</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+### Summary:</span><br><span style="color: hsl(120, 100%, 40%);">+* SoC as Ice Lake.</span><br><span style="color: hsl(120, 100%, 40%);">+* Reference platform as icelake_rvp.</span><br><span style="color: hsl(120, 100%, 40%);">+* OEM board as Dragonegg.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+## Create coreboot Image</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+1. Clone latest coreboot code as below</span><br><span style="color: hsl(120, 100%, 40%);">+$ git clone http://review.coreboot.org/p/coreboot</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+2. Place blobs (ucode, me.bin and FSP packages) in appropriate locations</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+Note:</span><br><span style="color: hsl(120, 100%, 40%);">+Consider the fact that ucode an ME binary release process will remain same for Ice Lake program as well.</span><br><span style="color: hsl(120, 100%, 40%);">+After PRQ,FSP binary will be available externally as any other program.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+3. Create coreboot .config</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+4. Build toolchain</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+CPUS=$(nproc--ignore=1)  make  crossgcc-i386  iasl</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+5. Build image</span><br><span style="color: hsl(120, 100%, 40%);">+$ make # the image is generated as build/coreboot.rom</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+## Flashing coreboot</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+Flashing is the same as other Intel boards:</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+$ dut-control spi2_vref:pp3300 spi2_buf_en:on spi2_buf_on_flex_en:on warm_reset:on</span><br><span style="color: hsl(120, 100%, 40%);">+$ sudo flashrom -n -p ft2232_spi:type=servo-v2 -w <bios_image></span><br><span style="color: hsl(120, 100%, 40%);">+$ dut-control spi2_vref:off spi2_buf_en:off spi2_buf_on_flex_en:off warm_reset:off</span><br><span>diff --git a/Documentation/soc/intel/icelake/index.md b/Documentation/soc/intel/icelake/index.md</span><br><span>index b4f512c..c295f8a 100644</span><br><span>--- a/Documentation/soc/intel/icelake/index.md</span><br><span>+++ b/Documentation/soc/intel/icelake/index.md</span><br><span>@@ -2,6 +2,10 @@</span><br><span> </span><br><span> This section contains documentation about coreboot on specific Intel "Ice Lake" SOCs.</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+## Ice Lake coreboot development</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+- [Ice Lake coreboot development](IceLake_Coreboot_Development.md)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> ## Multiprocessor Init</span><br><span> </span><br><span> - [Multiprocessor Init](MultiProcessorInit.md)</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/c/coreboot/+/29805">change 29805</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/c/coreboot/+/29805"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-Change-Id: Ief4df6ca11f95b75ecddeb560f7887bfadced086 </div>
<div style="display:none"> Gerrit-Change-Number: 29805 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Subrata Banik <subrata.banik@intel.com> </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>