<p>Werner Zeh has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/c/coreboot/+/29772">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">soc/intel/apollolake: Add Kconfig switch to enable max efficiency clock<br><br>Add a Kconfig switch to be able to set the CPU clock to maximum<br>efficiency mode. If enabled the CPU will be clocked with the lowest<br>possible frequency while consuming as little power as possible.<br><br>Change-Id: I4a59586da72d1915749110a36f565fe2aa69e073<br>Signed-off-by: Werner Zeh <werner.zeh@siemens.com><br>---<br>M src/soc/intel/apollolake/Kconfig<br>1 file changed, 11 insertions(+), 0 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/72/29772/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/soc/intel/apollolake/Kconfig b/src/soc/intel/apollolake/Kconfig</span><br><span>index 0c0fca9..336847a 100644</span><br><span>--- a/src/soc/intel/apollolake/Kconfig</span><br><span>+++ b/src/soc/intel/apollolake/Kconfig</span><br><span>@@ -370,12 +370,23 @@</span><br><span> </span><br><span> config APL_SKIP_SET_POWER_LIMITS</span><br><span>   bool</span><br><span style="color: hsl(120, 100%, 40%);">+  depends on !APL_SET_MAX_EFFICIENCY_MODE</span><br><span>      default n</span><br><span>    help</span><br><span>           Some Apollo Lake mainboards do not need the Running Average Power</span><br><span>    Limits (RAPL) algorithm for a constant power management.</span><br><span>     Set this config option to skip the RAPL configuration.</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+config APL_SET_MAX_EFFICIENCY_MODE</span><br><span style="color: hsl(120, 100%, 40%);">+      bool</span><br><span style="color: hsl(120, 100%, 40%);">+  depends on !APL_SKIP_SET_POWER_LIMITS</span><br><span style="color: hsl(120, 100%, 40%);">+ default n</span><br><span style="color: hsl(120, 100%, 40%);">+     help</span><br><span style="color: hsl(120, 100%, 40%);">+    If the power budget of the mainboard is limited, it can be useful to</span><br><span style="color: hsl(120, 100%, 40%);">+          limit the CPU power dissipation at the cost of performance by setting</span><br><span style="color: hsl(120, 100%, 40%);">+         the lowest possible CPU clock. Enable this option if you need maximum</span><br><span style="color: hsl(120, 100%, 40%);">+         CPU efficiency.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> # M and N divisor values for clock frequency configuration.</span><br><span> # These values get us a 1.836 MHz clock (ideally we want 1.843 MHz)</span><br><span> config SOC_INTEL_COMMON_LPSS_UART_CLK_M_VAL</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/c/coreboot/+/29772">change 29772</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/c/coreboot/+/29772"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-Change-Id: I4a59586da72d1915749110a36f565fe2aa69e073 </div>
<div style="display:none"> Gerrit-Change-Number: 29772 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Werner Zeh <werner.zeh@siemens.com> </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>