<p>Tristan Corrick has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/29384">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">cpu/intel/haswell: Don't change the voltage regulator slow ramp rate<br><br>On my system (Pentium G3258, ASRock H81M-HDS), changing the the slow<br>ramp rate during `initialize_vr_config()` results in the following<br>exception, causing the system to hang.<br><br>  CPU Index 0 - APIC 0 Unexpected Exception:13 @ 10:7f7a3736 - Halting<br>  Code: 0 eflags: 00010006 cr2: 00000000<br>        eax: 00262626 ebx: 00140000 ecx: 00000603 edx: 00360000<br>       edi: 00000007 esi: 00262626 ebp: 7f7c0fd8 esp: 7f7c0e90<br><br>The exception occurs when `MSR_VR_MISC_CONFIG`, located at 0x603, is<br>written to. This MSR doesn't seem to be documented publicly (except by<br>this code).<br><br>The slow ramp rate is changed by clearing bit 54 and setting bit<br>53 of the MSR. However, in 16cbf8983c ("haswell: VR controller<br>configuration"), the MSR on the test system has bit 54 cleared and bit<br>53 set by default, meaning that explicitly changing is it not necessary.<br>This is also the default MSR value on an Acer C720 (Google Peppy). On<br>my Pentium G3258 system, both bit 53 and bit 54 are not set by default,<br>and keeping it that way prevents the system from hanging. No noticeable<br>issues arise by having these bits unset. So, leaving the slow ramp rate<br>at its default should result in the optimal outcome.<br><br>Change-Id: I79b10139295741d298ac6c77c4f7272ac151ad90<br>Signed-off-by: Tristan Corrick <tristan@corrick.kiwi><br>---<br>M src/cpu/intel/haswell/haswell_init.c<br>1 file changed, 0 insertions(+), 3 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/84/29384/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/cpu/intel/haswell/haswell_init.c b/src/cpu/intel/haswell/haswell_init.c</span><br><span>index c67ef14..fac9e54 100644</span><br><span>--- a/src/cpu/intel/haswell/haswell_init.c</span><br><span>+++ b/src/cpu/intel/haswell/haswell_init.c</span><br><span>@@ -333,9 +333,6 @@</span><br><span>     msr.hi &= ~(1 << (51 - 32));</span><br><span>       /* Enable decay mode on C-state entry. */</span><br><span>    msr.hi |= (1 << (52 - 32));</span><br><span style="color: hsl(0, 100%, 40%);">-       /* Set the slow ramp rate to be fast ramp rate / 4 */</span><br><span style="color: hsl(0, 100%, 40%);">-   msr.hi &= ~(0x3 << (53 - 32));</span><br><span style="color: hsl(0, 100%, 40%);">-        msr.hi |= (0x01 << (53 - 32));</span><br><span>         /* Set MIN_VID (31:24) to allow CPU to have full control. */</span><br><span>         msr.lo &= ~0xff000000;</span><br><span>   wrmsr(MSR_VR_MISC_CONFIG, msr);</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/29384">change 29384</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/29384"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: I79b10139295741d298ac6c77c4f7272ac151ad90 </div>
<div style="display:none"> Gerrit-Change-Number: 29384 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Tristan Corrick <tristan@corrick.kiwi> </div>