<p>Patrick Georgi has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/28593">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">drivers/intel/fsp2_0: Hook up IntelFSP repo<br><br>With https://github.com/IntelFsp/FSP/pull/4 merged, this allows using<br>Intel's FSP repo (that we mirror) to build a complete BIOS ifd region<br>with a simple coreboot build, automatically drawing in headers and<br>binaries.<br><br>So far, this commit covers Apollolake, but as you can see there, it's<br>easy enough to support the other SoCs.<br><br>Change-Id: I8d838ca6555348ce877f54e95907e9fdf6b9f2e7<br>Signed-off-by: Patrick Georgi <pgeorgi@google.com><br>---<br>M src/drivers/intel/fsp2_0/Kconfig<br>M src/drivers/intel/fsp2_0/Makefile.inc<br>M src/soc/intel/apollolake/Kconfig<br>M src/soc/intel/apollolake/Makefile.inc<br>D src/vendorcode/intel/fsp/fsp2_0/apollolake/FspUpd.h<br>D src/vendorcode/intel/fsp/fsp2_0/apollolake/FspmUpd.h<br>D src/vendorcode/intel/fsp/fsp2_0/apollolake/FspsUpd.h<br>7 files changed, 34 insertions(+), 2,489 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/93/28593/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/drivers/intel/fsp2_0/Kconfig b/src/drivers/intel/fsp2_0/Kconfig</span><br><span>index 4c4dfb2..f904fa9 100644</span><br><span>--- a/src/drivers/intel/fsp2_0/Kconfig</span><br><span>+++ b/src/drivers/intel/fsp2_0/Kconfig</span><br><span>@@ -66,21 +66,32 @@</span><br><span>         string "Name of FSP-M in CBFS"</span><br><span>     default "fspm.bin"</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+config FSP_USE_REPO</span><br><span style="color: hsl(120, 100%, 40%);">+ bool "Use the IntelFSP based binaries"</span><br><span style="color: hsl(120, 100%, 40%);">+      depends on ADD_FSP_BINARIES</span><br><span style="color: hsl(120, 100%, 40%);">+   help</span><br><span style="color: hsl(120, 100%, 40%);">+    When selecting this option, the SoC's Makefile must generate the</span><br><span style="color: hsl(120, 100%, 40%);">+          fsp-? binaries from the fsp.FD and also set FSP_HEADER_PATH and</span><br><span style="color: hsl(120, 100%, 40%);">+       FSP_FD_PATH correctly.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> config FSP_T_FILE</span><br><span>      string "Intel FSP-T (temp ram init) binary path and filename"</span><br><span>      depends on FSP_CAR</span><br><span style="color: hsl(120, 100%, 40%);">+    default "$(obj)/Fsp_T.fd" if FSP_USE_REPO</span><br><span>  help</span><br><span>           The path and filename of the Intel FSP-M binary for this platform.</span><br><span> </span><br><span> config FSP_M_FILE</span><br><span>        string "Intel FSP-M (memory init) binary path and filename"</span><br><span>        depends on ADD_FSP_BINARIES</span><br><span style="color: hsl(120, 100%, 40%);">+   default "$(obj)/Fsp_M.fd" if FSP_USE_REPO</span><br><span>  help</span><br><span>           The path and filename of the Intel FSP-M binary for this platform.</span><br><span> </span><br><span> config FSP_S_FILE</span><br><span>        string "Intel FSP-S (silicon init) binary path and filename"</span><br><span>       depends on ADD_FSP_BINARIES</span><br><span style="color: hsl(120, 100%, 40%);">+   default "$(obj)/Fsp_S.fd" if FSP_USE_REPO</span><br><span>  help</span><br><span>           The path and filename of the Intel FSP-S binary for this platform.</span><br><span> </span><br><span>diff --git a/src/drivers/intel/fsp2_0/Makefile.inc b/src/drivers/intel/fsp2_0/Makefile.inc</span><br><span>index d5709ad..0094253 100644</span><br><span>--- a/src/drivers/intel/fsp2_0/Makefile.inc</span><br><span>+++ b/src/drivers/intel/fsp2_0/Makefile.inc</span><br><span>@@ -64,4 +64,17 @@</span><br><span> $(CONFIG_FSP_S_CBFS)-file := $(call strip_quotes,$(CONFIG_FSP_S_FILE))</span><br><span> $(CONFIG_FSP_S_CBFS)-type := fsp</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+ifeq ($(CONFIG_FSP_USE_REPO),y)</span><br><span style="color: hsl(120, 100%, 40%);">+$(obj)/Fsp_M.fd: $(call strip_quotes,$(CONFIG_FSP_FD_PATH))</span><br><span style="color: hsl(120, 100%, 40%);">+        3rdparty/fsp/tools/SplitFspBin.py split -f $(CONFIG_FSP_FD_PATH) -o "$(obj)"</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+$(obj)/Fsp_S.fd: $(call strip_quotes,$(CONFIG_FSP_FD_PATH)) $(obj)/Fsp_M.fd</span><br><span style="color: hsl(120, 100%, 40%);">+ true</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+$(obj)/Fsp_T.fd: $(call strip_quotes,$(CONFIG_FSP_FD_PATH)) $(obj)/Fsp_M.fd</span><br><span style="color: hsl(120, 100%, 40%);">+   true</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+CPPFLAGS_common+=-I$(CONFIG_FSP_HEADER_PATH)</span><br><span style="color: hsl(120, 100%, 40%);">+endif</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> endif</span><br><span>diff --git a/src/soc/intel/apollolake/Kconfig b/src/soc/intel/apollolake/Kconfig</span><br><span>index 4dcecf5..b2903d1 100644</span><br><span>--- a/src/soc/intel/apollolake/Kconfig</span><br><span>+++ b/src/soc/intel/apollolake/Kconfig</span><br><span>@@ -201,6 +201,16 @@</span><br><span>   help</span><br><span>           The base address (in CAR) where verstage should be linked</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+config FSP_HEADER_PATH</span><br><span style="color: hsl(120, 100%, 40%);">+       string</span><br><span style="color: hsl(120, 100%, 40%);">+        depends on FSP_USE_REPO</span><br><span style="color: hsl(120, 100%, 40%);">+       default "3rdparty/fsp/ApolloLakeFspBinPkg/Include/"</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+config FSP_FD_PATH</span><br><span style="color: hsl(120, 100%, 40%);">+   string</span><br><span style="color: hsl(120, 100%, 40%);">+        depends on FSP_USE_REPO</span><br><span style="color: hsl(120, 100%, 40%);">+       default "3rdparty/fsp/ApolloLakeFspBinPkg/FspBin/Fsp.fd"</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> config FSP_M_ADDR</span><br><span>    hex</span><br><span>  default 0xfef40000</span><br><span>diff --git a/src/soc/intel/apollolake/Makefile.inc b/src/soc/intel/apollolake/Makefile.inc</span><br><span>index 08a5037..b224318 100644</span><br><span>--- a/src/soc/intel/apollolake/Makefile.inc</span><br><span>+++ b/src/soc/intel/apollolake/Makefile.inc</span><br><span>@@ -102,8 +102,6 @@</span><br><span> CPPFLAGS_common += -I$(src)/soc/intel/apollolake/include</span><br><span> ifeq ($(CONFIG_SOC_INTEL_GLK),y)</span><br><span> CPPFLAGS_common += -I$(src)/vendorcode/intel/fsp/fsp2_0/glk</span><br><span style="color: hsl(0, 100%, 40%);">-else</span><br><span style="color: hsl(0, 100%, 40%);">-CPPFLAGS_common += -I$(src)/vendorcode/intel/fsp/fsp2_0/apollolake</span><br><span> endif</span><br><span> </span><br><span> # Since FSP-M runs in CAR we need to relocate it to a specific address</span><br><span>diff --git a/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspUpd.h b/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspUpd.h</span><br><span>deleted file mode 100644</span><br><span>index 5f4cb66..0000000</span><br><span>--- a/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspUpd.h</span><br><span>+++ /dev/null</span><br><span>@@ -1,48 +0,0 @@</span><br><span style="color: hsl(0, 100%, 40%);">-/** @file</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-Copyright (c) 2016, Intel Corporation. All rights reserved.<BR></span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-Redistribution and use in source and binary forms, with or without modification,</span><br><span style="color: hsl(0, 100%, 40%);">-are permitted provided that the following conditions are met:</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-* Redistributions of source code must retain the above copyright notice, this</span><br><span style="color: hsl(0, 100%, 40%);">-  list of conditions and the following disclaimer.</span><br><span style="color: hsl(0, 100%, 40%);">-* Redistributions in binary form must reproduce the above copyright notice, this</span><br><span style="color: hsl(0, 100%, 40%);">-  list of conditions and the following disclaimer in the documentation and/or</span><br><span style="color: hsl(0, 100%, 40%);">-  other materials provided with the distribution.</span><br><span style="color: hsl(0, 100%, 40%);">-* Neither the name of Intel Corporation nor the names of its contributors may</span><br><span style="color: hsl(0, 100%, 40%);">-  be used to endorse or promote products derived from this software without</span><br><span style="color: hsl(0, 100%, 40%);">-  specific prior written permission.</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"</span><br><span style="color: hsl(0, 100%, 40%);">-  AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE</span><br><span style="color: hsl(0, 100%, 40%);">-  IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE</span><br><span style="color: hsl(0, 100%, 40%);">-  ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE</span><br><span style="color: hsl(0, 100%, 40%);">-  LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR</span><br><span style="color: hsl(0, 100%, 40%);">-  CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF</span><br><span style="color: hsl(0, 100%, 40%);">-  SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS</span><br><span style="color: hsl(0, 100%, 40%);">-  INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN</span><br><span style="color: hsl(0, 100%, 40%);">-  CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)</span><br><span style="color: hsl(0, 100%, 40%);">-  ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF</span><br><span style="color: hsl(0, 100%, 40%);">-  THE POSSIBILITY OF SUCH DAMAGE.</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-  This file is automatically generated. Please do NOT modify !!!</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#ifndef __FSPUPD_H__</span><br><span style="color: hsl(0, 100%, 40%);">-#define __FSPUPD_H__</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#include <FspEas.h></span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#pragma pack(1)</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#define FSPT_UPD_SIGNATURE               0x545F4450554C5041        /* 'APLUPD_T' */</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#define FSPM_UPD_SIGNATURE               0x4D5F4450554C5041        /* 'APLUPD_M' */</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#define FSPS_UPD_SIGNATURE               0x535F4450554C5041        /* 'APLUPD_S' */</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#pragma pack()</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#endif</span><br><span>diff --git a/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspmUpd.h b/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspmUpd.h</span><br><span>deleted file mode 100644</span><br><span>index 3cfbd71..0000000</span><br><span>--- a/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspmUpd.h</span><br><span>+++ /dev/null</span><br><span>@@ -1,850 +0,0 @@</span><br><span style="color: hsl(0, 100%, 40%);">-/** @file</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-Copyright (c) 2016, Intel Corporation. All rights reserved.<BR></span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-Redistribution and use in source and binary forms, with or without modification,</span><br><span style="color: hsl(0, 100%, 40%);">-are permitted provided that the following conditions are met:</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-* Redistributions of source code must retain the above copyright notice, this</span><br><span style="color: hsl(0, 100%, 40%);">-  list of conditions and the following disclaimer.</span><br><span style="color: hsl(0, 100%, 40%);">-* Redistributions in binary form must reproduce the above copyright notice, this</span><br><span style="color: hsl(0, 100%, 40%);">-  list of conditions and the following disclaimer in the documentation and/or</span><br><span style="color: hsl(0, 100%, 40%);">-  other materials provided with the distribution.</span><br><span style="color: hsl(0, 100%, 40%);">-* Neither the name of Intel Corporation nor the names of its contributors may</span><br><span style="color: hsl(0, 100%, 40%);">-  be used to endorse or promote products derived from this software without</span><br><span style="color: hsl(0, 100%, 40%);">-  specific prior written permission.</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"</span><br><span style="color: hsl(0, 100%, 40%);">-  AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE</span><br><span style="color: hsl(0, 100%, 40%);">-  IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE</span><br><span style="color: hsl(0, 100%, 40%);">-  ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE</span><br><span style="color: hsl(0, 100%, 40%);">-  LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR</span><br><span style="color: hsl(0, 100%, 40%);">-  CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF</span><br><span style="color: hsl(0, 100%, 40%);">-  SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS</span><br><span style="color: hsl(0, 100%, 40%);">-  INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN</span><br><span style="color: hsl(0, 100%, 40%);">-  CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)</span><br><span style="color: hsl(0, 100%, 40%);">-  ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF</span><br><span style="color: hsl(0, 100%, 40%);">-  THE POSSIBILITY OF SUCH DAMAGE.</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-  This file is automatically generated. Please do NOT modify !!!</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#ifndef __FSPMUPD_H__</span><br><span style="color: hsl(0, 100%, 40%);">-#define __FSPMUPD_H__</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#include <FspUpd.h></span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#pragma pack(1)</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#define MAX_CHANNELS_NUM 4</span><br><span style="color: hsl(0, 100%, 40%);">-#define MAX_DIMMS_NUM    1</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         DimmId;</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32        SizeInMb;</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16        MfgId;</span><br><span style="color: hsl(0, 100%, 40%);">-  /** Module part number for DRR3 is 18 bytes</span><br><span style="color: hsl(0, 100%, 40%);">-  but DRR4 is 20 bytes as per JEDEC Spec, so</span><br><span style="color: hsl(0, 100%, 40%);">-  reserving 20 bytes **/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         ModulePartNum[20];</span><br><span style="color: hsl(0, 100%, 40%);">-} DIMM_INFO;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         ChannelId;</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         DimmCount;</span><br><span style="color: hsl(0, 100%, 40%);">-  DIMM_INFO     DimmInfo[MAX_DIMMS_NUM];</span><br><span style="color: hsl(0, 100%, 40%);">-} CHANNEL_INFO;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         Revision;</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         DataWidth;</span><br><span style="color: hsl(0, 100%, 40%);">-  /** As defined in SMBIOS 3.0 spec</span><br><span style="color: hsl(0, 100%, 40%);">-    Section 7.18.2 and Table 75</span><br><span style="color: hsl(0, 100%, 40%);">-  **/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16         MemoryType;</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16        MemoryFrequencyInMHz;</span><br><span style="color: hsl(0, 100%, 40%);">-  /** As defined in SMBIOS 3.0 spec</span><br><span style="color: hsl(0, 100%, 40%);">-    Section 7.17.3 and Table 72</span><br><span style="color: hsl(0, 100%, 40%);">-  **/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         ErrorCorrectionType;</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8         ChannelCount;</span><br><span style="color: hsl(0, 100%, 40%);">-  CHANNEL_INFO  ChannelInfo[MAX_CHANNELS_NUM];</span><br><span style="color: hsl(0, 100%, 40%);">-} FSP_SMBIOS_MEMORY_INFO;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Fsp M Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0040 - Debug Serial Port Base address</span><br><span style="color: hsl(0, 100%, 40%);">-  Debug serial port base address. This option will be used only when the 'Serial Port</span><br><span style="color: hsl(0, 100%, 40%);">-  Debug Device' option is set to 'External Device'. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SerialDebugPortAddress;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0044 - Debug Serial Port Type</span><br><span style="color: hsl(0, 100%, 40%);">-  16550 compatible debug serial port resource type. NONE means no serial port support.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x02:MMIO(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:NONE, 1:I/O, 2:MMIO</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SerialDebugPortType;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0045 - Serial Port Debug Device</span><br><span style="color: hsl(0, 100%, 40%);">-  Select active serial port device for debug. For SOC UART devices,'Debug Serial Port</span><br><span style="color: hsl(0, 100%, 40%);">-  Base' options will be ignored. 0x02:SOC UART2(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:SOC UART0, 1:SOC UART1, 2:SOC UART2, 3:External Device</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SerialDebugPortDevice;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0046 - Debug Serial Port Stride Size</span><br><span style="color: hsl(0, 100%, 40%);">-  Debug serial port register map stride size in bytes. 0x00:1, 0x02:4(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:1, 2:4</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SerialDebugPortStrideSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0047 - Memory Fast Boot</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable MRC fast boot support. 0x00:Disable, 0x01:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       MrcFastBoot;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0048 - Integrated Graphics Device</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable : Enable Integrated Graphics Device (IGD) when selected as the Primary Video</span><br><span style="color: hsl(0, 100%, 40%);">-  Adaptor. Disable: Always disable IGD. 0x00:Disable, 0x01:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Igd;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0049 - DVMT Pre-Allocated</span><br><span style="color: hsl(0, 100%, 40%);">-  Select DVMT 5.0 Pre-Allocated (Fixed) Graphics Memory size used by the Internal</span><br><span style="color: hsl(0, 100%, 40%);">-  Graphics Device. 0x02:64 MB(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0x02:64 MB, 0x03:96 MB, 0x04:128 MB, 0x05:160 MB, 0x06:192 MB, 0x07:224 MB, 0x08:256</span><br><span style="color: hsl(0, 100%, 40%);">-  MB, 0x09:288 MB, 0x0A:320 MB, 0x0B:352 MB, 0x0C:384 MB, 0x0D:416 MB, 0x0E:448 MB,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0F:480 MB, 0x10:512 MB</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IgdDvmt50PreAlloc;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004A - Aperture Size</span><br><span style="color: hsl(0, 100%, 40%);">-  Select the Aperture Size used by the Internal Graphics Device. 0x1:128 MB(Default),</span><br><span style="color: hsl(0, 100%, 40%);">-  0x2:256 MB, 0x3:512 MB.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x1:128 MB, 0x2:256 MB, 0x3:512 MB</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IgdApertureSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004B - GTT Size</span><br><span style="color: hsl(0, 100%, 40%);">-  Select the GTT Size used by the Internal Graphics Device. 0x1:2 MB, 0x2:4 MB, 0x3:8</span><br><span style="color: hsl(0, 100%, 40%);">-  MB(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0x1:2 MB, 0x2:4 MB, 0x3:8 MB</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       GttSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004C - Primary Display</span><br><span style="color: hsl(0, 100%, 40%);">-  Select which of IGD/PCI Graphics device should be Primary Display. 0x0:AUTO(Default),</span><br><span style="color: hsl(0, 100%, 40%);">-  0x2:IGD, 0x3:PCI</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:AUTO, 0x2:IGD, 0x3:PCI</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PrimaryVideoAdaptor;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004D - Package</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Specifies CA Mapping for all technologies. Supported CA Mappings: 0 - SODIMM(Default);</span><br><span style="color: hsl(0, 100%, 40%);">-  1 - BGA; 2 - BGA mirrored (LPDDR3 only); 3 - SODIMM/UDIMM with Rank 1 Mirrored</span><br><span style="color: hsl(0, 100%, 40%);">-  (DDR3L); Refer to the IAFW spec for specific details about each CA mapping.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:SODIMM, 0x1:BGA, 0x2:BGA mirrored (LPDDR3 only), 0x3:SODIMM/UDIMM with Rank</span><br><span style="color: hsl(0, 100%, 40%);">-  1 Mirrored (DDR3L)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Package;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004E - Profile</span><br><span style="color: hsl(0, 100%, 40%);">-  Profile list. 0x19(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0x1:WIO2_800_7_8_8, 0x2:WIO2_1066_9_10_10, 0x3:LPDDR3_1066_8_10_10, 0x4:LPDDR3_1333_10_12_12,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x5:LPDDR3_1600_12_15_15, 0x6:LPDDR3_1866_14_17_17, 0x7:LPDDR3_2133_16_20_20, 0x8:LPDDR4_1066_10_10_10,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x9:LPDDR4_1600_14_15_15, 0xA:LPDDR4_2133_20_20_20, 0xB:LPDDR4_2400_24_22_22, 0xC:LPDDR4_2666_24_24_24,</span><br><span style="color: hsl(0, 100%, 40%);">-  0xD:LPDDR4_2933_28_27_27, 0xE:LPDDR4_3200_28_29_29, 0xF:DDR3_1066_6_6_6, 0x10:DDR3_1066_7_7_7,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x11:DDR3_1066_8_8_8, 0x12:DDR3_1333_7_7_7, 0x13:DDR3_1333_8_8_8, 0x14:DDR3_1333_9_9_9,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x15:DDR3_1333_10_10_10, 0x16:DDR3_1600_8_8_8, 0x17:DDR3_1600_9_9_9, 0x18:DDR3_1600_10_10_10,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x19:DDR3_1600_11_11_11, 0x1A:DDR3_1866_10_10_10, 0x1B:DDR3_1866_11_11_11, 0x1C:DDR3_1866_12_12_12,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x1D:DDR3_1866_13_13_13, 0x1E:DDR3_2133_11_11_11, 0x1F:DDR3_2133_12_12_12, 0x20:DDR3_2133_13_13_13,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x21:DDR3_2133_14_14_14, 0x22:DDR4_1333_10_10_10, 0x23:DDR4_1600_10_10_10, 0x24:DDR4_1600_11_11_11,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x25:DDR4_1600_12_12_12, 0x26:DDR4_1866_12_12_12, 0x27:DDR4_1866_13_13_13, 0x28:DDR4_1866_14_14_14,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x29:DDR4_2133_14_14_14, 0x2A:DDR4_2133_15_15_15, 0x2B:DDR4_2133_16_16_16, 0x2C:DDR4_2400_15_15_15,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x2D:DDR4_2400_16_16_16, 0x2E:DDR4_2400_17_17_17, 0x2F:DDR4_2400_18_18_18</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Profile;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004F - MemoryDown</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory Down. 0x0(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:No, 0x1:Yes, 0x2:1MD+SODIMM (for DDR3L only) ACRD, 0x3:1x32 LPDDR4</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       MemoryDown;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0050 - DDR3LPageSize</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down (soldered down memory with no SPD). 0x01:1KB(Default), 0x02:2KB.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x1:1KB, 0x2:2KB</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DDR3LPageSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0051 - DDR3LASR</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. This is specific to ddr3l and used for refresh adjustment</span><br><span style="color: hsl(0, 100%, 40%);">-  in Self Refresh, does not affect LP4. 0x00:Not Supported(Default), 0x01:Supported.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Not Supported, 0x1:Supported</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DDR3LASR;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0052 - ScramblerSupport</span><br><span style="color: hsl(0, 100%, 40%);">-  Scrambler Support -  Enable or disable the memory scrambler. Data scrambling is</span><br><span style="color: hsl(0, 100%, 40%);">-  provided as a means to increase signal integrity/reduce RFI generated by the DRAM</span><br><span style="color: hsl(0, 100%, 40%);">-  interface. This is achieved by randomizing seed that encodes/decodes memory data</span><br><span style="color: hsl(0, 100%, 40%);">-  so repeating a worse case pattern is hard to repeat. 00: Disable Scrambler Support,</span><br><span style="color: hsl(0, 100%, 40%);">-  01: Enable Scrambler Support</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ScramblerSupport;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0053 - InterleavedMode</span><br><span style="color: hsl(0, 100%, 40%);">-  This field is ignored if one of the PnP channel configurations is used. If the memory</span><br><span style="color: hsl(0, 100%, 40%);">-  configuration is different, then the field is used directly to populate. 0x00:Disable(Default),</span><br><span style="color: hsl(0, 100%, 40%);">-  0x02:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Disable, 0x2:Enable</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       InterleavedMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0054 - ChannelHashMask</span><br><span style="color: hsl(0, 100%, 40%);">-  ChannelHashMask and SliceHashMask allow for the channel hashing algorithm to be</span><br><span style="color: hsl(0, 100%, 40%);">-  modified. These inputs are not used for configurations where an optimized ChannelHashMask</span><br><span style="color: hsl(0, 100%, 40%);">-  has been provided by the PnP validation teams. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      ChannelHashMask;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0056 - SliceHashMask</span><br><span style="color: hsl(0, 100%, 40%);">-  ChannelHashMask and SliceHashMask allow for the channel hashing algorithm to be</span><br><span style="color: hsl(0, 100%, 40%);">-  modified. These inputs are not used for configurations where an optimized ChannelHashMask</span><br><span style="color: hsl(0, 100%, 40%);">-  has been provided by the PnP validation teams. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      SliceHashMask;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0058 - ChannelsSlicesEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  ChannelSlicesEnable field is not used at all on BXTP. The Channel Slice Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-  is calculated internally based on the enabled channel configuration. 0x00:Disable(Default),</span><br><span style="color: hsl(0, 100%, 40%);">-  0x01:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ChannelsSlicesEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0059 - MinRefRate2xEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  Provided as a means to defend against Row-Hammer attacks. 0x00:Disable(Default),</span><br><span style="color: hsl(0, 100%, 40%);">-  0x01:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       MinRefRate2xEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x005A - DualRankSupportEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  Dual Rank Support Enable. 0x00:Disable, 0x01:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DualRankSupportEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x005B - RmtMode</span><br><span style="color: hsl(0, 100%, 40%);">-  Rank Margin Tool Mode. 0x00(Default), 0x3(Enabled).</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Disabled, 0x3:Enabled</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       RmtMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x005C - MemorySizeLimit</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory Size Limit: This value is used to restrict the total amount of memory and</span><br><span style="color: hsl(0, 100%, 40%);">-  the calculations based on it. Value is in MB. Example encodings are: 0x400 = 1GB,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x800 = 2GB, 0x1000 = 4GB, 0x2000 8GB. 0x0000(Default)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      MemorySizeLimit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x005E - LowMemoryMaxValue</span><br><span style="color: hsl(0, 100%, 40%);">-  Low Memory Max Value: This value is used to restrict the amount of memory below</span><br><span style="color: hsl(0, 100%, 40%);">-  4GB and the calculations based on it. Value is in MB.Example encodings are: 0x400</span><br><span style="color: hsl(0, 100%, 40%);">-  = 1GB, 0x800 = 2GB, 0x1000 = 4GB, 0x2000 8GB. 0x0000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      LowMemoryMaxValue;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0060 - HighMemoryMaxValue</span><br><span style="color: hsl(0, 100%, 40%);">-  High Memory Max Value: This value is used to restrict the amount of memory above</span><br><span style="color: hsl(0, 100%, 40%);">-  4GB and the calculations based on it. Value is in MB. Example encodings are: 0x0400:1GB,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0800:2GB, 0x1000:4GB, 0x2000:8GB. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      HighMemoryMaxValue;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0062 - DisableFastBoot</span><br><span style="color: hsl(0, 100%, 40%);">-  00:Disabled; Use saved training data (if valid) after first boot(Default), 01:Enabled;</span><br><span style="color: hsl(0, 100%, 40%);">-  Full re-train of memory on every boot.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DisableFastBoot;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0063 - DIMM0SPDAddress</span><br><span style="color: hsl(0, 100%, 40%);">-  DIMM0 SPD Address (NOTE: Only for DDR3L only. Please put 0 for MemoryDown. 0xA0(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DIMM0SPDAddress;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0064 - DIMM1SPDAddress</span><br><span style="color: hsl(0, 100%, 40%);">-  DIMM1 SPD Address (NOTE: Only for DDR3L only. Please put 0 for MemoryDown. 0xA4(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DIMM1SPDAddress;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0065 - Ch0_RankEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. This is a bit mask which specifies what ranks are enabled.</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down (soldered down memory with no SPD): BIT[0] Enable Rank</span><br><span style="color: hsl(0, 100%, 40%);">-  0:  Must be set to 1 to enable use of this rank; BIT1[1] Enable Rank 1:  Must be</span><br><span style="color: hsl(0, 100%, 40%);">-  set to 1 to enable use of this rank.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_RankEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0066 - Ch0_DeviceWidth</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. Must specify the DRAM device width per DRAM channel</span><br><span style="color: hsl(0, 100%, 40%);">-  (not to be confused with the SoC Memory Channel width which is always x32 for LPDDR3\LPDDR4</span><br><span style="color: hsl(0, 100%, 40%);">-  and x64 for DDR3L). LPDDR4 devices typically have two channels per die and a x16</span><br><span style="color: hsl(0, 100%, 40%);">-  device width: 00 - x8; 01 - x16; 10 - x32; 11 - x64</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:x8, 0b0001:x16, 0b0010:x32, 0b0011:x64</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_DeviceWidth;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0067 - Ch0_DramDensity</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. For LPDDR3 and LPDDR4: Must specify the DRAM device</span><br><span style="color: hsl(0, 100%, 40%);">-  density per rank (per Chip Select). The simplest way of identifying the density</span><br><span style="color: hsl(0, 100%, 40%);">-  per rank is to divide the total SoC memory channel density by the number of ranks.</span><br><span style="color: hsl(0, 100%, 40%);">-  For DDR3L: Must specify the DRAM device density per DRAM device. For example, an</span><br><span style="color: hsl(0, 100%, 40%);">-  8GB 2Rx8 configuration will utilize sixteen 4Gb density DRAMS. In this configuration,</span><br><span style="color: hsl(0, 100%, 40%);">-  a 4Gb density setting would be selected in the MRC: 000 - 4Gb; 001 - 6Gb; 010 -</span><br><span style="color: hsl(0, 100%, 40%);">-  8Gb; 011 - 12Gb; 100 - 16Gb; 101 - 2Gb; 110-111 - Reserved</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:4Gb, 0b0001:6Gb, 0b0010:8Gb, 0b0011:12Gb, 0b0100:16Gb</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_DramDensity;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0068 - Ch0_Option</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] Rank Select Interleaving Enable.  See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Rank Select Interleaving disabled; 1 - Rank Select Interleaving enabled. BIT[1]</span><br><span style="color: hsl(0, 100%, 40%);">-  Bank Address Hashing Enable. See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Bank Address Hashing disabled; 1 - Bank Address Hashing enabled. BIT[2] CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK Disable. Disables the CH1 CLK PHY Signal when set to 1. This is used on board</span><br><span style="color: hsl(0, 100%, 40%);">-  designs where the CH1 CLK is not routed and left floating or stubbed out: 0 - CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK is enabled; 1 -  CH1 CLK is disabled. BIT[3] Reserved; BIT[5:4] This register</span><br><span style="color: hsl(0, 100%, 40%);">-  specifies the address mapping to be used: 00 - 1KB (A); 01 - 2KB (B)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_Option;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0069 - Ch0_OdtConfig</span><br><span style="color: hsl(0, 100%, 40%);">-  [0] RX ODT - DDR3L & LPDDR3 only: Change the READ ODT strength , for SOC termination</span><br><span style="color: hsl(0, 100%, 40%);">-  during a READ transaction, ON DQ BITs. STRONG ==> 60 OHMS roughly, WEAK ==> 120</span><br><span style="color: hsl(0, 100%, 40%);">-  OHMS or so roughly. Purpose: Save power on these technologies which burn power</span><br><span style="color: hsl(0, 100%, 40%);">-  directly proportional to ODT strength, because ODT looks like a PU and PD (e.g.</span><br><span style="color: hsl(0, 100%, 40%);">-  a resistor divider, which always burns power when ODT is ON).   0 - WEAK_ODT_CONFIG,</span><br><span style="color: hsl(0, 100%, 40%);">-  1 - STRONG_ODT_CONFIG. LPDDR4:   X - Don't Care. [1] CA ODT - LPDDR4 Only: The</span><br><span style="color: hsl(0, 100%, 40%);">-  customer needs to choose this based on their actual board strapping (how they tie</span><br><span style="color: hsl(0, 100%, 40%);">-  the DRAM's ODT PINs). Effect: LPDDR4 MR11 will be set based on this setting. CAODT_A_B_HIGH_LOW</span><br><span style="color: hsl(0, 100%, 40%);">-  ==> MR11 = 0x34, which is CA ODT = 80 ohms. CAODT_A_B_HIGH_HIGH ==> MR11 = 0x24,</span><br><span style="color: hsl(0, 100%, 40%);">-  which is CA ODT = 120 ohms (results in 60 ohm final   effective impedance on CA/CLK/CS</span><br><span style="color: hsl(0, 100%, 40%);">-  signals). Purpose: To improve signal integrity and provide a much more optimized</span><br><span style="color: hsl(0, 100%, 40%);">-  CA VREF value during training.  Not to save power.  0 - ODT_AB_HIGH_LOW (default),</span><br><span style="color: hsl(0, 100%, 40%);">-  1 - ODT_AB_HIGH_HIGH. DDR3L & LPDDR3:  X - Don't Care. [4] TX ODT. DDR3L only:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 = RZQ/4 (60 Ohms)  = MRC_SMIP_DDR3L_TX_ODT_RTT_WR_60_OHMS,   1 = RZQ/2 (120</span><br><span style="color: hsl(0, 100%, 40%);">-  Ohms) = MRC_SMIP_DDR3L_TX_ODT_RTT_WR_120_OHMS. LPDDR3 & LPDDR4:   X = Don't Care</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_OdtConfig;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006A - Ch0_TristateClk1</span><br><span style="color: hsl(0, 100%, 40%);">-  Not used</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_TristateClk1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006B - Ch0_Mode2N</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Configures the DDR3L command timing mode. 2N Mode is a stretched command</span><br><span style="color: hsl(0, 100%, 40%);">-  mode that provides more setup and hold time for DRAM commands on the DRAM command</span><br><span style="color: hsl(0, 100%, 40%);">-  bus. This is useful for platforms with unusual CMD bus routing or marginal signal</span><br><span style="color: hsl(0, 100%, 40%);">-  integrity: 0 - Auto (1N or 2N mode is automatically selected during Command and</span><br><span style="color: hsl(0, 100%, 40%);">-  Control training), 1 - Force 2N Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Auto, 0x1:Force 2N CMD Timing Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_Mode2N;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006C - Ch0_OdtLevels</span><br><span style="color: hsl(0, 100%, 40%);">-  Parameter used to determine if ODT will be held high or low: 0 - ODT Connected to</span><br><span style="color: hsl(0, 100%, 40%);">-  SoC, 1 - ODT held high</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_OdtLevels;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006D - Ch1_RankEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. This is a bit mask which specifies what ranks are enabled.</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down (soldered down memory with no SPD): BIT[0] Enable Rank</span><br><span style="color: hsl(0, 100%, 40%);">-  0:  Must be set to 1 to enable use of this rank; BIT1[1] Enable Rank 1:  Must be</span><br><span style="color: hsl(0, 100%, 40%);">-  set to 1 to enable use of this rank.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_RankEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006E - Ch1_DeviceWidth</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. Must specify the DRAM device width per DRAM channel</span><br><span style="color: hsl(0, 100%, 40%);">-  (not to be confused with the SoC Memory Channel width which is always x32 for LPDDR3\LPDDR4</span><br><span style="color: hsl(0, 100%, 40%);">-  and x64 for DDR3L). LPDDR4 devices typically have two channels per die and a x16</span><br><span style="color: hsl(0, 100%, 40%);">-  device width: 00 - x8; 01 - x16; 10 - x32; 11 - x64</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:x8, 0b0001:x16, 0b0010:x32, 0b0011:x64</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_DeviceWidth;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006F - Ch1_DramDensity</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. For LPDDR3 and LPDDR4: Must specify the DRAM device</span><br><span style="color: hsl(0, 100%, 40%);">-  density per rank (per Chip Select). The simplest way of identifying the density</span><br><span style="color: hsl(0, 100%, 40%);">-  per rank is to divide the total SoC memory channel density by the number of ranks.</span><br><span style="color: hsl(0, 100%, 40%);">-  For DDR3L: Must specify the DRAM device density per DRAM device. For example, an</span><br><span style="color: hsl(0, 100%, 40%);">-  8GB 2Rx8 configuration will utilize sixteen 4Gb density DRAMS. In this configuration,</span><br><span style="color: hsl(0, 100%, 40%);">-  a 4Gb density setting would be selected in the MRC: 000 - 4Gb; 001 - 6Gb; 010 -</span><br><span style="color: hsl(0, 100%, 40%);">-  8Gb; 011 - 12Gb; 100 - 16Gb; 101 - 2Gb; 110-111 - Reserved</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:4Gb, 0b0001:6Gb, 0b0010:8Gb, 0b0011:12Gb, 0b0100:16Gb</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_DramDensity;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0070 - Ch1_Option</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] Rank Select Interleaving Enable.  See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Rank Select Interleaving disabled; 1 - Rank Select Interleaving enabled. BIT[1]</span><br><span style="color: hsl(0, 100%, 40%);">-  Bank Address Hashing Enable. See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Bank Address Hashing disabled; 1 - Bank Address Hashing enabled. BIT[2] CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK Disable. Disables the CH1 CLK PHY Signal when set to 1. This is used on board</span><br><span style="color: hsl(0, 100%, 40%);">-  designs where the CH1 CLK is not routed and left floating or stubbed out: 0 - CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK is enabled; 1 -  CH1 CLK is disabled. BIT[3] Reserved; BIT[5:4] This register</span><br><span style="color: hsl(0, 100%, 40%);">-  specifies the address mapping to be used: 00 - 1KB (A); 01 - 2KB (B)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_Option;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0071 - Ch1_OdtConfig</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] TX ODT: DDR3L & LPDDR3 only: 0 - WEAK_ODT_CONFIG, 1 - STRONG_ODT_CONFIG;</span><br><span style="color: hsl(0, 100%, 40%);">-  LPDDR4: X = Don't Care; BIT[4] RX ODT DDR3L only: 0 = RZQ/4 (60 Ohms)  = MRC_SMIP_DDR3L_RX_ODT_RTT_WR_60_OHMS,</span><br><span style="color: hsl(0, 100%, 40%);">-  1 = RZQ/2 (120 Ohms) = MRC_SMIP_DDR3L_RX_ODT_RTT_WR_120_OHMS; LPDDR3 & LPDDR4:</span><br><span style="color: hsl(0, 100%, 40%);">-  X = Don't Care</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_OdtConfig;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0072 - Ch1_TristateClk1</span><br><span style="color: hsl(0, 100%, 40%);">-  Not used</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_TristateClk1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0073 - Ch1_Mode2N</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Configures the DDR3L command timing mode. 2N Mode is a stretched command</span><br><span style="color: hsl(0, 100%, 40%);">-  mode that provides more setup and hold time for DRAM commands on the DRAM command</span><br><span style="color: hsl(0, 100%, 40%);">-  bus. This is useful for platforms with unusual CMD bus routing or marginal signal</span><br><span style="color: hsl(0, 100%, 40%);">-  integrity: 0 - Auto (1N or 2N mode is automatically selected during Command and</span><br><span style="color: hsl(0, 100%, 40%);">-  Control training), 1 - Force 2N Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Auto, 0x1:Force 2N CMD Timing Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_Mode2N;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0074 - Ch1_OdtLevels</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Parameter used to determine if ODT will be held high or low: 0 - ODT_AB_HIGH_LOW</span><br><span style="color: hsl(0, 100%, 40%);">-  (default), 1 - ODT_AB_HIGH_HIGH</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_OdtLevels;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0075 - Ch2_RankEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. This is a bit mask which specifies what ranks are enabled.</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down (soldered down memory with no SPD): BIT[0] Enable Rank</span><br><span style="color: hsl(0, 100%, 40%);">-  0:  Must be set to 1 to enable use of this rank; BIT1[1] Enable Rank 1:  Must be</span><br><span style="color: hsl(0, 100%, 40%);">-  set to 1 to enable use of this rank.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_RankEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0076 - Ch2_DeviceWidth</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. Must specify the DRAM device width per DRAM channel</span><br><span style="color: hsl(0, 100%, 40%);">-  (not to be confused with the SoC Memory Channel width which is always x32 for LPDDR3\LPDDR4</span><br><span style="color: hsl(0, 100%, 40%);">-  and x64 for DDR3L). LPDDR4 devices typically have two channels per die and a x16</span><br><span style="color: hsl(0, 100%, 40%);">-  device width: 00 - x8; 01 - x16; 10 - x32; 11 - x64</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:x8, 0b0001:x16, 0b0010:x32, 0b0011:x64</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_DeviceWidth;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0077 - Ch2_DramDensity</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. For LPDDR3 and LPDDR4: Must specify the DRAM device</span><br><span style="color: hsl(0, 100%, 40%);">-  density per rank (per Chip Select). The simplest way of identifying the density</span><br><span style="color: hsl(0, 100%, 40%);">-  per rank is to divide the total SoC memory channel density by the number of ranks.</span><br><span style="color: hsl(0, 100%, 40%);">-  For DDR3L: Must specify the DRAM device density per DRAM device. For example, an</span><br><span style="color: hsl(0, 100%, 40%);">-  8GB 2Rx8 configuration will utilize sixteen 4Gb density DRAMS. In this configuration,</span><br><span style="color: hsl(0, 100%, 40%);">-  a 4Gb density setting would be selected in the MRC: 000 - 4Gb; 001 - 6Gb; 010 -</span><br><span style="color: hsl(0, 100%, 40%);">-  8Gb; 011 - 12Gb; 100 - 16Gb; 101 - 2Gb; 110-111 - Reserved</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:4Gb, 0b0001:6Gb, 0b0010:8Gb, 0b0011:12Gb, 0b0100:16Gb</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_DramDensity;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0078 - Ch2_Option</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] Rank Select Interleaving Enable.  See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Rank Select Interleaving disabled; 1 - Rank Select Interleaving enabled. BIT[1]</span><br><span style="color: hsl(0, 100%, 40%);">-  Bank Address Hashing Enable. See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Bank Address Hashing disabled; 1 - Bank Address Hashing enabled. BIT[2] CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK Disable. Disables the CH1 CLK PHY Signal when set to 1. This is used on board</span><br><span style="color: hsl(0, 100%, 40%);">-  designs where the CH1 CLK is not routed and left floating or stubbed out: 0 - CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK is enabled; 1 -  CH1 CLK is disabled. BIT[3] Reserved; BIT[5:4] This register</span><br><span style="color: hsl(0, 100%, 40%);">-  specifies the address mapping to be used: 00 - 1KB (A); 01 - 2KB (B)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_Option;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0079 - Ch2_OdtConfig</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] TX ODT: DDR3L & LPDDR3 only: 0 - WEAK_ODT_CONFIG, 1 - STRONG_ODT_CONFIG;</span><br><span style="color: hsl(0, 100%, 40%);">-  LPDDR4: X = Don't Care; BIT[4] RX ODT DDR3L only: 0 = RZQ/4 (60 Ohms)  = MRC_SMIP_DDR3L_RX_ODT_RTT_WR_60_OHMS,</span><br><span style="color: hsl(0, 100%, 40%);">-  1 = RZQ/2 (120 Ohms) = MRC_SMIP_DDR3L_RX_ODT_RTT_WR_120_OHMS; LPDDR3 & LPDDR4:</span><br><span style="color: hsl(0, 100%, 40%);">-  X = Don't Care</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_OdtConfig;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x007A - Ch2_TristateClk1</span><br><span style="color: hsl(0, 100%, 40%);">-  Not used</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_TristateClk1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x007B - Ch2_Mode2N</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Configures the DDR3L command timing mode. 2N Mode is a stretched command</span><br><span style="color: hsl(0, 100%, 40%);">-  mode that provides more setup and hold time for DRAM commands on the DRAM command</span><br><span style="color: hsl(0, 100%, 40%);">-  bus. This is useful for platforms with unusual CMD bus routing or marginal signal</span><br><span style="color: hsl(0, 100%, 40%);">-  integrity: 0 - Auto (1N or 2N mode is automatically selected during Command and</span><br><span style="color: hsl(0, 100%, 40%);">-  Control training), 1 - Force 2N Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Auto, 0x1:Force 2N CMD Timing Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_Mode2N;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x007C - Ch2_OdtLevels</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Parameter used to determine if ODT will be held high or low: 0 - ODT_AB_HIGH_LOW</span><br><span style="color: hsl(0, 100%, 40%);">-  (default), 1 - ODT_AB_HIGH_HIGH</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_OdtLevels;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x007D - Ch3_RankEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. This is a bit mask which specifies what ranks are enabled.</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down (soldered down memory with no SPD): BIT[0] Enable Rank</span><br><span style="color: hsl(0, 100%, 40%);">-  0:  Must be set to 1 to enable use of this rank; BIT1[1] Enable Rank 1:  Must be</span><br><span style="color: hsl(0, 100%, 40%);">-  set to 1 to enable use of this rank.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_RankEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x007E - Ch3_DeviceWidth</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. Must specify the DRAM device width per DRAM channel</span><br><span style="color: hsl(0, 100%, 40%);">-  (not to be confused with the SoC Memory Channel width which is always x32 for LPDDR3\LPDDR4</span><br><span style="color: hsl(0, 100%, 40%);">-  and x64 for DDR3L). LPDDR4 devices typically have two channels per die and a x16</span><br><span style="color: hsl(0, 100%, 40%);">-  device width: 00 - x8; 01 - x16; 10 - x32; 11 - x64</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:x8, 0b0001:x16, 0b0010:x32, 0b0011:x64</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_DeviceWidth;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x007F - Ch3_DramDensity</span><br><span style="color: hsl(0, 100%, 40%);">-  NOTE: Only for memory down. For LPDDR3 and LPDDR4: Must specify the DRAM device</span><br><span style="color: hsl(0, 100%, 40%);">-  density per rank (per Chip Select). The simplest way of identifying the density</span><br><span style="color: hsl(0, 100%, 40%);">-  per rank is to divide the total SoC memory channel density by the number of ranks.</span><br><span style="color: hsl(0, 100%, 40%);">-  For DDR3L: Must specify the DRAM device density per DRAM device. For example, an</span><br><span style="color: hsl(0, 100%, 40%);">-  8GB 2Rx8 configuration will utilize sixteen 4Gb density DRAMS. In this configuration,</span><br><span style="color: hsl(0, 100%, 40%);">-  a 4Gb density setting would be selected in the MRC: 000 - 4Gb; 001 - 6Gb; 010 -</span><br><span style="color: hsl(0, 100%, 40%);">-  8Gb; 011 - 12Gb; 100 - 16Gb; 101 - 2Gb; 110-111 - Reserved</span><br><span style="color: hsl(0, 100%, 40%);">-  0b0000:4Gb, 0b0001:6Gb, 0b0010:8Gb, 0b0011:12Gb, 0b0100:16Gb</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_DramDensity;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0080 - Ch3_Option</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] Rank Select Interleaving Enable.  See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Rank Select Interleaving disabled; 1 - Rank Select Interleaving enabled. BIT[1]</span><br><span style="color: hsl(0, 100%, 40%);">-  Bank Address Hashing Enable. See Address Mapping section for full description:</span><br><span style="color: hsl(0, 100%, 40%);">-  0 - Bank Address Hashing disabled; 1 - Bank Address Hashing enabled. BIT[2] CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK Disable. Disables the CH1 CLK PHY Signal when set to 1. This is used on board</span><br><span style="color: hsl(0, 100%, 40%);">-  designs where the CH1 CLK is not routed and left floating or stubbed out: 0 - CH1</span><br><span style="color: hsl(0, 100%, 40%);">-  CLK is enabled; 1 -  CH1 CLK is disabled. BIT[3] Reserved; BIT[5:4] This register</span><br><span style="color: hsl(0, 100%, 40%);">-  specifies the address mapping to be used: 00 - 1KB (A); 01 - 2KB (B)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_Option;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0081 - Ch3_OdtConfig</span><br><span style="color: hsl(0, 100%, 40%);">-  BIT[0] TX ODT: DDR3L & LPDDR3 only: 0 - WEAK_ODT_CONFIG, 1 - STRONG_ODT_CONFIG;</span><br><span style="color: hsl(0, 100%, 40%);">-  LPDDR4: X = Don't Care; BIT[4] RX ODT DDR3L only: 0 = RZQ/4 (60 Ohms)  = MRC_SMIP_DDR3L_RX_ODT_RTT_WR_60_OHMS,</span><br><span style="color: hsl(0, 100%, 40%);">-  1 = RZQ/2 (120 Ohms) = MRC_SMIP_DDR3L_RX_ODT_RTT_WR_120_OHMS; LPDDR3 & LPDDR4:</span><br><span style="color: hsl(0, 100%, 40%);">-  X = Don't Care</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_OdtConfig;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0082 - Ch3_TristateClk1</span><br><span style="color: hsl(0, 100%, 40%);">-  Not used</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_TristateClk1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0083 - Ch3_Mode2N</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Configures the DDR3L command timing mode. 2N Mode is a stretched command</span><br><span style="color: hsl(0, 100%, 40%);">-  mode that provides more setup and hold time for DRAM commands on the DRAM command</span><br><span style="color: hsl(0, 100%, 40%);">-  bus. This is useful for platforms with unusual CMD bus routing or marginal signal</span><br><span style="color: hsl(0, 100%, 40%);">-  integrity: 0 - Auto (1N or 2N mode is automatically selected during Command and</span><br><span style="color: hsl(0, 100%, 40%);">-  Control training), 1 - Force 2N Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Auto, 0x1:Force 2N CMD Timing Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_Mode2N;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0084 - Ch3_OdtLevels</span><br><span style="color: hsl(0, 100%, 40%);">-  DDR3L Only: Parameter used to determine if ODT will be held high or low: 0 - ODT_AB_HIGH_LOW</span><br><span style="color: hsl(0, 100%, 40%);">-  (default), 1 - ODT_AB_HIGH_HIGH</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_OdtLevels;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0085 - RmtCheckRun</span><br><span style="color: hsl(0, 100%, 40%);">-  Parameter used to determine whether to run the margin check. Bit 0 is used for MINIMUM</span><br><span style="color: hsl(0, 100%, 40%);">-  MARGIN CHECK and bit 1 is used for DEGRADE MARGIN CHECK</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       RmtCheckRun;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0086 - RmtMarginCheckScaleHighThreshold</span><br><span style="color: hsl(0, 100%, 40%);">-  Percentage used to determine the margin tolerances over the failing margin.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      RmtMarginCheckScaleHighThreshold;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0088 - Ch0_Bit_swizzling</span><br><span style="color: hsl(0, 100%, 40%);">-  Channel 0 PHY to DUnit DQ mapping (only used if not 1-1 mapping)Range: 0-32. Frequently</span><br><span style="color: hsl(0, 100%, 40%);">-  asked questions: Q: The DQS (strobes) need to go with the corresponding byte lanes</span><br><span style="color: hsl(0, 100%, 40%);">-  on the DDR module. Are the DQS being swapped around as well? Ans: Yes, DQ strobes</span><br><span style="color: hsl(0, 100%, 40%);">-  need to follow the DQ byte lane they correspond too. So for example if you have</span><br><span style="color: hsl(0, 100%, 40%);">-  DQ[7:0] swapped with DQ[15:8], DQS0 pair also need to be swapped with DQS1 pair.</span><br><span style="color: hsl(0, 100%, 40%);">-  Also, the spreadsheet used for Amenia is essentially a swizzle value lookup that</span><br><span style="color: hsl(0, 100%, 40%);">-  specifies what DRAM DQ bit a particular SoC DQ bit is connected to. Some confusion</span><br><span style="color: hsl(0, 100%, 40%);">-  can arrise from the fact that the indexes to the array do not necessarily map 1:1</span><br><span style="color: hsl(0, 100%, 40%);">-  to an SoC DQ pin. For example, the CH0 array at index 0 maps to SoC DQB8. The value</span><br><span style="color: hsl(0, 100%, 40%);">-  of 9 at index 0 tells us that SoC DQB8 is connected to DRAM DQA9. Q: The PDG indicates</span><br><span style="color: hsl(0, 100%, 40%);">-  a 2 physical channels need to be stuffed and operated together. Are the CHx_A and</span><br><span style="color: hsl(0, 100%, 40%);">-  CHx_B physical channels operated in tandem or completely separate? If separate,</span><br><span style="color: hsl(0, 100%, 40%);">-  why requirement of pairing them? Ans: We have 2 PHY instances on the SoC each supporting</span><br><span style="color: hsl(0, 100%, 40%);">-  up to 2 x32 LP4 channels. If you have 4 channels both PHYs are active, but if you</span><br><span style="color: hsl(0, 100%, 40%);">-  have 2 channels in order to power gate one PHY, those two channel populated must</span><br><span style="color: hsl(0, 100%, 40%);">-  be on one PHY instance. So yes all channels are independent of each other, but</span><br><span style="color: hsl(0, 100%, 40%);">-  there are some restrictions on how they need to be populated. Q: How is it that</span><br><span style="color: hsl(0, 100%, 40%);">-  an LPDDR4 device is identified as having a x16 width when all 32-bits are used</span><br><span style="color: hsl(0, 100%, 40%);">-  at the same time with a single chip select? That's effectively a x32 device. Ans:LPDDR4</span><br><span style="color: hsl(0, 100%, 40%);">-  DRAM devices are x16. Each die has 2 x16 devices on them. To make a x32 channel</span><br><span style="color: hsl(0, 100%, 40%);">-  the CS of the two devices in the same die are connected together to make a single</span><br><span style="color: hsl(0, 100%, 40%);">-  rank of one x32 channel (SDP). The second die in the DDP package makes the second rank.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch0_Bit_swizzling[32];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00A8 - Ch1_Bit_swizzling</span><br><span style="color: hsl(0, 100%, 40%);">-  Channel 1 PHY to DUnit DQ mapping (only used if not 1-1 mapping)Range: 0-32.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch1_Bit_swizzling[32];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00C8 - Ch2_Bit_swizzling</span><br><span style="color: hsl(0, 100%, 40%);">-  Channel 2 PHY to DUnit DQ mapping (only used if not 1-1 mapping)Range: 0-32.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch2_Bit_swizzling[32];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E8 - Ch3_Bit_swizzling</span><br><span style="color: hsl(0, 100%, 40%);">-  Channel 3 PHY to DUnit DQ mapping (only used if not 1-1 mapping)Range: 0-32.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Ch3_Bit_swizzling[32];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0108 - MsgLevelMask</span><br><span style="color: hsl(0, 100%, 40%);">-  32 bits used to mask out debug messages. Masking out bit 0 mask all other messages.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      MsgLevelMask;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x010C</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace0[4];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0110 - PreMem GPIO Pin Number for each table</span><br><span style="color: hsl(0, 100%, 40%);">-  Number of Pins in each PreMem GPIO Table. 0(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PreMemGpioTablePinNum[4];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0114 - PreMem GPIO Table Pointer</span><br><span style="color: hsl(0, 100%, 40%);">-  Pointer to Array of pointers to PreMem GPIO Table. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      PreMemGpioTablePtr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0118 - PreMem GPIO Table Entry Number. Currently maximum entry number is 4</span><br><span style="color: hsl(0, 100%, 40%);">-  Number of Entries in PreMem GPIO Table. 0(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PreMemGpioTableEntryNum;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0119 - Enhance the port 8xh decoding</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Enhance the port 8xh decoding. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       EnhancePort8xhDecoding;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x011A - SPD Data Write</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SPD data write on the SMBUS. 0x00:Disable(Default), 0x01:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SpdWriteEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x011B - MRC Training Data Saving</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable MRC training data saving in FSP. 0x00:Disable(Default), 0x01:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       MrcDataSaving;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x011C - OEM File Loading Address</span><br><span style="color: hsl(0, 100%, 40%);">-  Determine the memory base address to load a specified file from CSE file system</span><br><span style="color: hsl(0, 100%, 40%);">-  after memory is available.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      OemLoadingBase;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0120 - OEM File Name to Load</span><br><span style="color: hsl(0, 100%, 40%);">-  Specify a file name to load from CSE file system after memory is available. Empty</span><br><span style="color: hsl(0, 100%, 40%);">-  indicates no file needs to be loaded.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       OemFileName[16];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0130</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  VOID*                       MrcBootDataPtr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0134 - eMMC Trace Length</span><br><span style="color: hsl(0, 100%, 40%);">-  Select eMMC trace length to load OEM file from when loading OEM file name is specified.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Long(Default), 0x1:Short.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Long, 0x1:Short</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       eMMCTraceLen;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0135 - Skip CSE RBP to support zero sized IBB</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable skip CSE RBP for bootloader which loads IBB without assistance of</span><br><span style="color: hsl(0, 100%, 40%);">-  CSE. 0x00:Disable(Default), 0x01:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SkipCseRbp;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0136 - Npk Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Npk. 0:Disable, 1:Enable, 2:Debugger, 3:Auto(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Disable, 1:Enable, 2:Debugger, 3:Auto</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       NpkEn;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0137 - FW Trace Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable FW Trace. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       FwTraceEn;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0138 - FW Trace Destination</span><br><span style="color: hsl(0, 100%, 40%);">-  FW Trace Destination. 1-NPK_TRACE_TO_MEMORY, 2-NPK_TRACE_TO_DCI, 3-NPK_TRACE_TO_BSSB,</span><br><span style="color: hsl(0, 100%, 40%);">-  4-NPK_TRACE_TO_PTI(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       FwTraceDestination;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0139 - NPK Recovery Dump</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable NPK Recovery Dump. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       RecoverDump;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x013A - Memory Region 0 Buffer WrapAround</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory Region 0 Buffer WrapAround. 0-n0-warp, 1-warp(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Msc0Wrap;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x013B - Memory Region 1 Buffer WrapAround</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory Region 1 Buffer WrapAround. 0-n0-warp, 1-warp(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Msc1Wrap;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x013C - Memory Region 0 Buffer Size</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory Region 0 Buffer Size. 0-0MB(Default), 1-1MB, 2-8MB, 3-64MB, 4-128MB, 5-256MB,</span><br><span style="color: hsl(0, 100%, 40%);">-  6-512MB, 7-1GB.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      Msc0Size;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0140 - Memory Region 1 Buffer Size</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory Region 1 Buffer Size, 0-0MB(Default), 1-1MB, 2-8MB, 3-64MB, 4-128MB, 5-256MB,</span><br><span style="color: hsl(0, 100%, 40%);">-  6-512MB, 7-1GB.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      Msc1Size;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0144 - PTI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  PTI Mode. 0-0ff, 1-x4(Default), 2-x8, 3-x12, 4-x16.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PtiMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0145 - PTI Training</span><br><span style="color: hsl(0, 100%, 40%);">-  PTI Training. 0-off(Default), 1-6=1-6.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PtiTraining;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0146 - PTI Speed</span><br><span style="color: hsl(0, 100%, 40%);">-  PTI Speed. 0-full, 1-half, 2-quarter(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PtiSpeed;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0147 - Punit Message Level</span><br><span style="color: hsl(0, 100%, 40%);">-  Punit Message Output Verbosity Level. 0, 1(Default), 2-4=2-4.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PunitMlvl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0148 - PMC Message Level</span><br><span style="color: hsl(0, 100%, 40%);">-  PMC Message Output Verbosity Level. 0, 1(Default), 2-4=2-4.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PmcMlvl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0149 - SW Trace Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SW Trace. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SwTraceEn;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x014A - Periodic Retraining Disable</span><br><span style="color: hsl(0, 100%, 40%);">-  Periodic Retraining Disable - This option allows customers to disable LPDDR4 Periodic</span><br><span style="color: hsl(0, 100%, 40%);">-  Retraining for debug purposes. Periodic Retraining should be enabled in production.</span><br><span style="color: hsl(0, 100%, 40%);">-  Periodic retraining allows the platform to operate reliably over a larger voltage</span><br><span style="color: hsl(0, 100%, 40%);">-  and temperature range. This field has no effect for DDR3L and LPDDR3 memory type</span><br><span style="color: hsl(0, 100%, 40%);">-  configurations. 0x00: Enable Periodic Retraining (default); 0x01: Disable Periodic</span><br><span style="color: hsl(0, 100%, 40%);">-  Retraining (debug configuration only)</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Enabled, 0x1:Disabled</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PeriodicRetrainingDisable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x014B - Enable Reset System</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable FSP to trigger reset instead of returning reset request. 0x00: Return the</span><br><span style="color: hsl(0, 100%, 40%);">-  Return Status from FSP if a reset is required. (default); 0x01: Perform Reset inside</span><br><span style="color: hsl(0, 100%, 40%);">-  FSP instead of returning from the API.</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Disabled, 0x1:Eabled</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       EnableResetSystem;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x014C - Enable HECI2 in S3 resume path</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable HECI2 in S3 resume path. 0x00: Skip HECI2 initialization in S3 resume. ;</span><br><span style="color: hsl(0, 100%, 40%);">-  0x01: Enable HECI2 in S3 resume path.(Default)</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:Disabled, 0x1:Eabled</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       EnableS3Heci2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x014D</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace1[3];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0150</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  VOID*                       VariableNvsBufferPtr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0154</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ReservedFspmUpd[12];</span><br><span style="color: hsl(0, 100%, 40%);">-} FSP_M_CONFIG;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Fsp M UPD Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0000</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  FSP_UPD_HEADER              FspUpdHeader;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0020</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  FSPM_ARCH_UPD               FspmArchUpd;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0040</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  FSP_M_CONFIG                FspmConfig;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0160</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace2[158];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01FE</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      UpdTerminator;</span><br><span style="color: hsl(0, 100%, 40%);">-} FSPM_UPD;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#pragma pack()</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#endif</span><br><span>diff --git a/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspsUpd.h b/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspsUpd.h</span><br><span>deleted file mode 100644</span><br><span>index 82a224d..0000000</span><br><span>--- a/src/vendorcode/intel/fsp/fsp2_0/apollolake/FspsUpd.h</span><br><span>+++ /dev/null</span><br><span>@@ -1,1589 +0,0 @@</span><br><span style="color: hsl(0, 100%, 40%);">-/** @file</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-Copyright (c) 2016, Intel Corporation. All rights reserved.<BR></span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-Redistribution and use in source and binary forms, with or without modification,</span><br><span style="color: hsl(0, 100%, 40%);">-are permitted provided that the following conditions are met:</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-* Redistributions of source code must retain the above copyright notice, this</span><br><span style="color: hsl(0, 100%, 40%);">-  list of conditions and the following disclaimer.</span><br><span style="color: hsl(0, 100%, 40%);">-* Redistributions in binary form must reproduce the above copyright notice, this</span><br><span style="color: hsl(0, 100%, 40%);">-  list of conditions and the following disclaimer in the documentation and/or</span><br><span style="color: hsl(0, 100%, 40%);">-  other materials provided with the distribution.</span><br><span style="color: hsl(0, 100%, 40%);">-* Neither the name of Intel Corporation nor the names of its contributors may</span><br><span style="color: hsl(0, 100%, 40%);">-  be used to endorse or promote products derived from this software without</span><br><span style="color: hsl(0, 100%, 40%);">-  specific prior written permission.</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"</span><br><span style="color: hsl(0, 100%, 40%);">-  AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE</span><br><span style="color: hsl(0, 100%, 40%);">-  IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE</span><br><span style="color: hsl(0, 100%, 40%);">-  ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE</span><br><span style="color: hsl(0, 100%, 40%);">-  LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR</span><br><span style="color: hsl(0, 100%, 40%);">-  CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF</span><br><span style="color: hsl(0, 100%, 40%);">-  SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS</span><br><span style="color: hsl(0, 100%, 40%);">-  INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN</span><br><span style="color: hsl(0, 100%, 40%);">-  CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)</span><br><span style="color: hsl(0, 100%, 40%);">-  ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF</span><br><span style="color: hsl(0, 100%, 40%);">-  THE POSSIBILITY OF SUCH DAMAGE.</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-  This file is automatically generated. Please do NOT modify !!!</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#ifndef __FSPSUPD_H__</span><br><span style="color: hsl(0, 100%, 40%);">-#define __FSPSUPD_H__</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#include <FspUpd.h></span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#pragma pack(1)</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Fsp S Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0020 - ActiveProcessorCores</span><br><span style="color: hsl(0, 100%, 40%);">-  Number of active cores. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ActiveProcessorCores;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0021 - Disable Core1</span><br><span style="color: hsl(0, 100%, 40%);">-  Disable/Enable Core1. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DisableCore1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0022 - Disable Core2</span><br><span style="color: hsl(0, 100%, 40%);">-  Disable/Enable Core2. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DisableCore2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0023 - Disable Core3</span><br><span style="color: hsl(0, 100%, 40%);">-  Disable/Enable Core3. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DisableCore3;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0024 - VMX Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable VMX. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       VmxEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0025 - Memory region allocation for Processor Trace</span><br><span style="color: hsl(0, 100%, 40%);">-  Memory region allocation for Processor Trace, allowed range is from 4K (0x0) to</span><br><span style="color: hsl(0, 100%, 40%);">-  128MB (0xF); <b>0xFF: Disable. 0xFF:Disable(Default)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ProcTraceMemSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0026 - Enable Processor Trace</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable Processor Trace feature.  0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ProcTraceEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0027 - Eist</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable Intel SpeedStep Technology. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Eist;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0028 - Boot PState</span><br><span style="color: hsl(0, 100%, 40%);">-  Boot PState with HFM or LFM. 0:HFM(Default), 1:LFM.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       BootPState;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0029 - CPU power states (C-states)</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable CPU power states (C-states). 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       EnableCx;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x002A - Enhanced C-states</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable Enhanced C-states. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       C1e;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x002B - Bi-Directional PROCHOT#</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable Bi-Directional PROCHOT#. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       BiProcHot;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x002C - Max Pkg Cstate</span><br><span style="color: hsl(0, 100%, 40%);">-  Max Pkg Cstate. 0:PkgC0C1, 1:PkgC2, 2:PkgC3(Default), 3:PkgC6, 4:PkgC7, 5:PkgC7s,</span><br><span style="color: hsl(0, 100%, 40%);">-  6:PkgC8, 7:PkgC9, 8:PkgC10, 9:PkgCMax, 254:PkgCpuDefault, 255:PkgAuto.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PkgCStateLimit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x002D - C-State auto-demotion</span><br><span style="color: hsl(0, 100%, 40%);">-  C-State Auto Demotion. 0:Disable(Default) C1 and C3 Auto-demotion, 1:Enable C3/C6/C7</span><br><span style="color: hsl(0, 100%, 40%);">-  Auto-demotion to C1, 2:Enable C6/C7 Auto-demotion to C3, 3:Enable C6/C7 Auto-demotion</span><br><span style="color: hsl(0, 100%, 40%);">-  to C1 and C3.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       CStateAutoDemotion;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x002E - C-State un-demotion</span><br><span style="color: hsl(0, 100%, 40%);">-  C-State un-demotion. 0:Disable(Default) C1 and C3 Un-demotion, 1:Enable C1 Un-demotion,</span><br><span style="color: hsl(0, 100%, 40%);">-  2:Enable C3 Un-demotion, 3:Enable C1 and C3 Un-demotion.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       CStateUnDemotion;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x002F - Max Core C-State</span><br><span style="color: hsl(0, 100%, 40%);">-  Max Core C-State. 0:Unlimited, 1:C1, 2:C3, 3:C6, 4:C7, 5:C8, 6:C9, 7:C10, 8:CCx(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       MaxCoreCState;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0030 - Package C-State Demotion</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable Package Cstate Demotion. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PkgCStateDemotion;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0031 - Package C-State Un-demotion</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable Package Cstate UnDemotion. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PkgCStateUnDemotion;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0032 - Turbo Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable long duration Turbo Mode. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       TurboMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0033 - SC HDA Verb Table Entry Number</span><br><span style="color: hsl(0, 100%, 40%);">-  Number of Entries in Verb Table. 0(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdaVerbTableEntryNum;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0034 - SC HDA Verb Table Pointer</span><br><span style="color: hsl(0, 100%, 40%);">-  Pointer to Array of pointers to Verb Table. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      HdaVerbTablePtr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0038 - Enable/Disable P2SB device hidden.</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable P2SB device hidden. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       P2sbUnhide;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0039 - IPU Enable/Disable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable IPU Device. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IpuEn;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x003A - IMGU ACPI mode selection</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Auto, 1:IGFX Child device(Default), 2:ACPI device.</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Disable, 1:IGFX Child device, 2:ACPI device</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IpuAcpiMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x003B - Enable ForceWake</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable ForceWake Models. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ForceWake;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x003C - GttMmAdr</span><br><span style="color: hsl(0, 100%, 40%);">-  GttMmAdr structure for initialization. 0xBF000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      GttMmAdr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0040 - GmAdr</span><br><span style="color: hsl(0, 100%, 40%);">-  GmAdr structure for initialization. 0xA0000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      GmAdr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0044 - Enable PavpLock</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PavpLock. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PavpLock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0045 - Enable GraphicsFreqModify</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable GraphicsFreqModify. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       GraphicsFreqModify;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0046 - Enable GraphicsFreqReq</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable GraphicsFreqReq. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       GraphicsFreqReq;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0047 - Enable GraphicsVideoFreq</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable GraphicsVideoFreq. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       GraphicsVideoFreq;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0048 - Enable PmLock</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PmLock. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PmLock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0049 - Enable DopClockGating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable DopClockGating. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DopClockGating;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004A - Enable UnsolicitedAttackOverride</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable UnsolicitedAttackOverride. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnsolicitedAttackOverride;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004B - Enable WOPCMSupport</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable WOPCMSupport. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       WOPCMSupport;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004C - Enable WOPCMSize</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable WOPCMSize. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       WOPCMSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004D - Enable PowerGating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PowerGating. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PowerGating;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004E - Enable UnitLevelClockGating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable UnitLevelClockGating. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnitLevelClockGating;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x004F - Enable FastBoot</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable FastBoot. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       FastBoot;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0050 - Enable DynSR</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable DynSR. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DynSR;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0051 - Enable SaIpuEnable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable SaIpuEnable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SaIpuEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0052 - GT PM Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable GT power management support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PmSupport;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0053 - RC6(Render Standby)</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable render standby support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       EnableRenderStandby;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0054 - BMP Logo Data Size</span><br><span style="color: hsl(0, 100%, 40%);">-  BMP logo data buffer size. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      LogoSize;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0058 - BMP Logo Data Pointer</span><br><span style="color: hsl(0, 100%, 40%);">-  BMP logo data pointer to a BMP format buffer. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      LogoPtr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x005C - Graphics Configuration Data Pointer</span><br><span style="color: hsl(0, 100%, 40%);">-  Graphics configuration data used for initialization. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      GraphicsConfigPtr;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0060 - PAVP Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Protected Audio Visual Path (PAVP). 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PavpEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0061 - PAVP PR3</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PAVP PR3 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PavpPr3;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0062 - CdClock Frequency selection</span><br><span style="color: hsl(0, 100%, 40%);">-  0:144MHz, 1:288MHz, 2:384MHz, 3:576MHz, 4:624MHz(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0: 144 MHz, 1: 288 MHz, 2: 384 MHz, 3: 576 MHz, 4: 624 MHz</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       CdClock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0063 - Enable/Disable PeiGraphicsPeimInit</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PeiGraphicsPeimInit 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PeiGraphicsPeimInit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0064 - Write Protection Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Write Protection. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       WriteProtectionEnable[5];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0069 - Read Protection Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Read Protection. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ReadProtectionEnable[5];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x006E - Protected Range Limitation</span><br><span style="color: hsl(0, 100%, 40%);">-  The address of the upper limit of protection, 0x0FFFh(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      ProtectedRangeLimit[5];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0078 - Protected Range Base</span><br><span style="color: hsl(0, 100%, 40%);">-  The base address of the upper limit of protection. 0x0000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      ProtectedRangeBase[5];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0082 - Enable SC Gaussian Mixture Models</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable SC Gaussian Mixture Models. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Gmm;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0083 - GMM Clock Gating - PGCB Clock Trunk</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PGCB Clock Trunk. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingPgcbClkTrunk;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0084 - GMM Clock Gating  - Sideband</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Sideband. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingSb;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0085 - GMM Clock Gating  - Sideband</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Sideband. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingSbClkTrunk;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0086 - GMM Clock Gating  - Sideband Clock Partition</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Sideband Clock Partition. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingSbClkPartition;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0087 - GMM Clock Gating  - Core</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Core. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingCore;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0088 - GMM Clock Gating  - DMA</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable DMA. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingDma;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0089 - GMM Clock Gating  - Register Access</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Register Access. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingRegAccess;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x008A - GMM Clock Gating  - Host</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Host. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingHost;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x008B - GMM Clock Gating  - Partition</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Partition. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingPartition;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x008C - Clock Gating  - Trunk</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Trunk. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ClkGatingTrunk;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x008D - HD Audio Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable HDA Audio Feature. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdaEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x008E - HD Audio DSP Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable HDA Audio DSP Feature. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DspEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x008F - Azalia wake-on-ring</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Azalia wake-on-ring. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Pme;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0090 - HD-Audio I/O Buffer Ownership</span><br><span style="color: hsl(0, 100%, 40%);">-  Set HD-Audio I/O Buffer Ownership. 0:HD-Audio link owns all the I/O buffers(Default)</span><br><span style="color: hsl(0, 100%, 40%);">-  0:HD-Audio link owns all the I/O buffers, 1:HD-Audio link owns 4 I/O buffers and</span><br><span style="color: hsl(0, 100%, 40%);">-  I2S port owns 4 I/O buffers, 3:I2S port owns all the I/O buffers</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioIoBufferOwnership;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0091 - HD-Audio I/O Buffer Voltage</span><br><span style="color: hsl(0, 100%, 40%);">-  HD-Audio I/O Buffer Voltage Mode Selectiton . 0:3.3V(Default), 1:1.8V.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: 3.3V, 1: 1.8V</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioIoBufferVoltage;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0092 - HD-Audio Virtual Channel Type</span><br><span style="color: hsl(0, 100%, 40%);">-  HD-Audio Virtual Channel Type Selectiton. 0:VC0(Default), 1:VC1.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: VC0, 1: VC1</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioVcType;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0093 - HD-Audio Link Frequency</span><br><span style="color: hsl(0, 100%, 40%);">-  HD-Audio Virtual Channel Type Selectiton. 0:6MHz(Default), 1:12MHz, 2:24MHz, 3:48MHz,</span><br><span style="color: hsl(0, 100%, 40%);">-  4:96MHz, 5:Invalid.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: 6MHz, 1: 12MHz, 2: 24MHz, 3: 48MHz, 4: 96MHz, 5: Invalid</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioLinkFrequency;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0094 - HD-Audio iDisp-Link Frequency</span><br><span style="color: hsl(0, 100%, 40%);">-  HD-Audio iDisp-Link Frequency Selectiton. 0:6MHz(Default), 1:12MHz, 2:24MHz, 3:48MHz,</span><br><span style="color: hsl(0, 100%, 40%);">-  4:96MHz, 5:Invalid.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: 6MHz, 1: 12MHz, 2: 24MHz, 3: 48MHz, 4: 96MHz, 5: Invalid</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioIDispLinkFrequency;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0095 - HD-Audio iDisp-Link T-Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  HD-Audio iDisp-Link T-Mode Selectiton. 0:2T(Default), 1:1T.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: 2T, 1: 1T</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioIDispLinkTmode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0096 - HD-Audio Disp DMIC</span><br><span style="color: hsl(0, 100%, 40%);">-  HD-Audio Disp DMIC Selectiton. 0:Disable, 1:2ch array(Default), 2:4ch array.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disable, 1: 2ch array, 2: 4ch array</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DspEndpointDmic;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0097 - HD-Audio Bluetooth</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio bluetooth. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DspEndpointBluetooth;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0098 - HD-Audio I2S SHK</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio I2S SHK. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DspEndpointI2sSkp;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0099 - HD-Audio I2S HP</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio I2S HP. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DspEndpointI2sHp;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x009A - HD-Audio Controller Power Gating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio Controller Power Gating. This option is deprecated.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       AudioCtlPwrGate;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x009B - HD-Audio ADSP Power Gating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio ADSP Power Gating. This option is deprecated.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       AudioDspPwrGate;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x009C - HD-Audio CSME Memory Transfers</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio CSME Memory Transfers. 0:VC0(Default), 1:VC2.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: VC0, 1: VC2</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Mmt;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x009D - HD-Audio Host Memory Transfers</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio Host Memory Transfers. 0:VC0(Default), 1:VC2.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: VC0, 1: VC2</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Hmt;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x009E - HD-Audio Power Gating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio BIOS Configuration Lock Down. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HDAudioPwrGate;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x009F - HD-Audio Clock Gatingn</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio Clock Gating. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HDAudioClkGate;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00A0 - Bitmask of DSP Feature</span><br><span style="color: hsl(0, 100%, 40%);">-  Set Bitmask of HD-Audio DSP Feature. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  [BIT0] - WoV, [BIT1] - BT Sideband, [BIT2] - Codec VAD, [BIT5] - BT Intel HFP, [BIT6]</span><br><span style="color: hsl(0, 100%, 40%);">-  - BT Intel A2DP, [BIT7] - DSP based speech pre-processing disabled, [BIT8] - 0:</span><br><span style="color: hsl(0, 100%, 40%);">-  Intel WoV, 1: Windows Voice Activation</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      DspFeatureMask;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00A4 - Bitmask of supported DSP Post-Processing Modules</span><br><span style="color: hsl(0, 100%, 40%);">-  Set HD-Audio Bitmask of supported DSP Post-Processing Modules. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  [BIT0] - WoV, [BIT1] - BT Sideband, [BIT2] - Codec VAD, [BIT5] - BT Intel HFP, [BIT6]</span><br><span style="color: hsl(0, 100%, 40%);">-  - BT Intel A2DP, [BIT7] - DSP based speech pre-processing disabled, [BIT8] - 0:</span><br><span style="color: hsl(0, 100%, 40%);">-  Intel WoV, 1: Windows Voice Activation</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      DspPpModuleMask;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00A8 - HD-Audio BIOS Configuration Lock Down</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable HD-Audio BIOS Configuration Lock Down. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  This option is deprecated</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       BiosCfgLockDown;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00A9 - Enable High Precision Timer</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Hpet. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Hpet;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00AA - Hpet Valid BDF Value</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Hpet Valid BDF Value. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HpetBdfValid;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00AB - Bus Number of Hpet</span><br><span style="color: hsl(0, 100%, 40%);">-  Completer ID of Bus Number of Hpet. Default = 0xFA(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HpetBusNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00AC - Device Number of Hpet</span><br><span style="color: hsl(0, 100%, 40%);">-  Completer ID of Device Number of Hpet. 0x1F(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HpetDeviceNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00AD - Function Number of Hpet</span><br><span style="color: hsl(0, 100%, 40%);">-  Completer ID of Function Number of Hpet. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HpetFunctionNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00AE - IoApic Valid BDF Value</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable IoApic Valid BDF Value. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicBdfValid;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00AF - Bus Number of IoApic</span><br><span style="color: hsl(0, 100%, 40%);">-  Completer ID of Bus Number of IoApic. 0xFA(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicBusNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B0 - Device Number of IoApic</span><br><span style="color: hsl(0, 100%, 40%);">-  Completer ID of Device Number of IoApic. 0x0F(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicDeviceNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B1 - Function Number of IoApic</span><br><span style="color: hsl(0, 100%, 40%);">-  Completer ID of Function Number of IoApic. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicFunctionNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B2 - IOAPIC Entry 24-119</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable IOAPIC Entry 24-119. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicEntry24_119;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B3 - IO APIC ID</span><br><span style="color: hsl(0, 100%, 40%);">-  This member determines IOAPIC ID. 0x01(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicId;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B4 - IoApic Range</span><br><span style="color: hsl(0, 100%, 40%);">-  Define address bits 19:12 for the IOxAPIC range. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IoApicRangeSelect;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B5 - ISH Controller</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable ISH Controller. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       IshEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B6 - BIOS Interface Lock Down</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable BIOS Interface Lock Down bit to prevent writes to the Backup Control</span><br><span style="color: hsl(0, 100%, 40%);">-  Register. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       BiosInterface;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B7 - Bios LockDown Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable the BIOS Lock Enable (BLE) feature and set EISS bit. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       BiosLock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B8 - SPI EISS Status</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable InSMM.STS (EISS) in SPI. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SpiEiss;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00B9 - BiosLock SWSMI Number</span><br><span style="color: hsl(0, 100%, 40%);">-  This member describes the SwSmi value for Bios Lock. 0xA9(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       BiosLockSwSmiNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00BA - LPSS IOSF PMCTL S0ix Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable LPSS IOSF Bridge PMCTL Register S0ix Bits. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       LPSS_S0ixEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00BB</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace0[1];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00BC - LPSS I2C Clock Gating Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable LPSS I2C Clock Gating. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2cClkGateCfg[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00C4 - PSS HSUART Clock Gating Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable LPSS HSUART Clock Gating. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HsuartClkGateCfg[4];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00C8 - LPSS SPI Clock Gating Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable LPSS SPI Clock Gating. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SpiClkGateCfg[3];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00CB - I2C Device 0</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 0. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c0Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00CC - I2C Device 1</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 1. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c1Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00CD - I2C Device 2</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 2. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c2Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00CE - I2C Device 3</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 3. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c3Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00CF - I2C Device 4</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 4. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c4Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D0 - I2C Device 5</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 5. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c5Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D1 - I2C Device 6</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 6. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c6Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D2 - I2C Device 7</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable I2C Device 7. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       I2c7Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D3 - UART Device 0</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable UART Device 0. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Hsuart0Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D4 - UART Device 1</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable UART Device 1. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Hsuart1Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D5 - UART Device 2</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable UART Device 2. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Hsuart2Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D6 - UART Device 3</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable UART Device 3. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Hsuart3Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D7 - SPI UART Device 0</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SPI Device 0. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Spi0Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D8 - SPI UART Device 1</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SPI Device 1. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Spi1Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00D9 - SPI UART Device 2</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SPI Device 2. 0:Disabled, 1:PCI Mode(Default), 2:ACPI Mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Disabled, 1: PCI Mode, 2: ACPI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Spi2Enable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00DA - OS Debug Feature</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable OS Debug Feature. 0:Disable(Default), 1: Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       OsDbgEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00DB - DCI Feature</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable DCI Feature. 0:Disable(Default), 1: Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DciEn;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00DC - UART Debug Base Address</span><br><span style="color: hsl(0, 100%, 40%);">-  UART Debug Base Address. 0x00000000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      Uart2KernelDebugBaseAddress;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E0 - Enable PCIE Clock Gating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PCIE Clock Gating. 0:Enable, 1:Disable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Enable, 1:Disable</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieClockGatingDisabled;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E1 - Enable PCIE Root Port 8xh Decode</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PCIE Root Port 8xh Decode. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRootPort8xhDecode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E2 - PCIE 8xh Decode Port Index</span><br><span style="color: hsl(0, 100%, 40%);">-  PCIE 8xh Decode Port Index. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Pcie8xhDecodePortIndex;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E3 - Enable PCIE Root Port Peer Memory Write</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PCIE root port peer memory write. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRootPortPeerMemoryWriteEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E4 - PCIE SWSMI Number</span><br><span style="color: hsl(0, 100%, 40%);">-  This member describes the SwSmi value for override PCIe ASPM table. 0xAA(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieAspmSwSmiNumber;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E5</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace1[1];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00E6 - PCI Express Root Port</span><br><span style="color: hsl(0, 100%, 40%);">-  Control the PCI Express Root Port . 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRootPortEn[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00EC - Hide PCIE Root Port Configuration Space</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable Hide PCIE Root Port Configuration Space. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpHide[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00F2 - PCIE Root Port Slot Implement</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable PCIE Root Port Slot Implement. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSlotImplemented[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00F8 - Hot Plug</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express Hot Plug Enable/Disable. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpHotPlug[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x00FE - PCIE PM SCI</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PCI Express PME SCI. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpPmSci[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0104 - PCIE Root Port Extended Sync</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PCIE Root Port Extended Sync. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpExtSync[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x010A - Transmitter Half Swing</span><br><span style="color: hsl(0, 100%, 40%);">-  Transmitter Half Swing Enable/Disable. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpTransmitterHalfSwing[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0110 - ACS</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Access Control Services Extended Capability. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpAcsEnabled[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0116 - Clock Request Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable CLKREQ# Support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpClkReqSupported[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x011C - Configure CLKREQ Number</span><br><span style="color: hsl(0, 100%, 40%);">-  Configure Root Port CLKREQ Number if CLKREQ is supported. Default=0x04, 0x05, 0x00,</span><br><span style="color: hsl(0, 100%, 40%);">-  0x01, 0x02, 0x03.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpClkReqNumber[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0122 - CLKREQ# Detection</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable CLKREQ# Detection Probe. 0: Disable(Default), 1: Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpClkReqDetect[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0128 - Advanced Error Reporting</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Advanced Error Reporting. 0: Disable(Default), 1: Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       AdvancedErrorReporting[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x012E - PME Interrupt</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PME Interrupt. 0: Disable(Default), 1: Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PmeInterrupt[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0134 -   URR</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express Unsupported Request Reporting Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnsupportedRequestReport[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x013A -   FER</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express Device Fatal Error Reporting Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       FatalErrorReport[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0140 -   NFER</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express Device Non-Fatal Error Reporting Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       NoFatalErrorReport[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0146 -   CER</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express Device Correctable Error Reporting Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       CorrectableErrorReport[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x014C -   SEFE</span><br><span style="color: hsl(0, 100%, 40%);">-  Root PCI Express System Error on Fatal Error Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SystemErrorOnFatalError[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0152 -   SENFE</span><br><span style="color: hsl(0, 100%, 40%);">-  Root PCI Express System Error on Non-Fatal Error Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SystemErrorOnNonFatalError[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0158 -   SECE</span><br><span style="color: hsl(0, 100%, 40%);">-  Root PCI Express System Error on Correctable Error Enable/Disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SystemErrorOnCorrectableError[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x015E - PCIe Speed</span><br><span style="color: hsl(0, 100%, 40%);">-  Configure PCIe Speed. 0:Auto(Default), 1:Gen1, 2:Gen2, 3:Gen3.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSpeed[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0164 - Physical Slot Number</span><br><span style="color: hsl(0, 100%, 40%);">-  Physical Slot Number for PCIE Root Port. Default=0x00, 0x01, 0x02, 0x03, 0x04, 0x05.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PhysicalSlotNumber[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x016A - CTO</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PCI Express Completion Timer TO . 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpCompletionTimeout[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0170 - PTM Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable PTM Support. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PtmEnable[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0176 - ASPM</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express Active State Power Management settings. 0:Disable, 1:L0s, 2:L1, 3:L0sL1,</span><br><span style="color: hsl(0, 100%, 40%);">-  4:Auto(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpAspm[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x017C - L1 Substates</span><br><span style="color: hsl(0, 100%, 40%);">-  PCI Express L1 Substates settings. 0:Disable, 1:L1.1, 2:L1.2, 3:L1.1 & L1.2(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpL1Substates[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0182 - PCH PCIe LTR</span><br><span style="color: hsl(0, 100%, 40%);">-  PCH PCIE Latency Reporting Enable/Disable. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpLtrEnable[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0188 - PCIE LTR Lock</span><br><span style="color: hsl(0, 100%, 40%);">-  PCIE LTR Configuration Lock. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpLtrConfigLock[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x018E - PME_B0_S5 Disable bit</span><br><span style="color: hsl(0, 100%, 40%);">-  PME_B0_S5_DIS bit in the General PM Configuration B (GEN_PMCON_B) register. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PmeB0S5Dis;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x018F - PCI Clock Run</span><br><span style="color: hsl(0, 100%, 40%);">-  This member describes whether or not the PCI ClockRun feature of SC should be enabled.</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PciClockRun;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0190 - Enable/Disable Timer 8254 Clock Setting</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Timer 8254 Clock. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Timer8254ClkSetting;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0191 - Chipset SATA</span><br><span style="color: hsl(0, 100%, 40%);">-  Enables or Disables the Chipset SATA Controller. The Chipset SATA controller supports</span><br><span style="color: hsl(0, 100%, 40%);">-  the 2 black internal SATA ports (up to 3Gb/s supported per port). 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       EnableSata;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0192 - SATA Mode Selection</span><br><span style="color: hsl(0, 100%, 40%);">-  Determines how SATA controller(s) operate. 0:AHCI(Default), 1:RAID.</span><br><span style="color: hsl(0, 100%, 40%);">-  0:AHCI, 1:RAID</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0193 - Aggressive LPM Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable PCH to aggressively enter link power state.  0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataSalpSupport;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0194 - SATA Power Optimization</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable SATA Power Optimizer on SC side.  0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPwrOptEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0195 - eSATA Speed Limit</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable eSATA Speed Limit.  0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       eSATASpeedLimit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0196 - SATA Speed Limit</span><br><span style="color: hsl(0, 100%, 40%);">-  SATA Speed Limit. 0h:ScSataSpeed(Default), 1h:1.5Gb/s(Gen 1), 2h:3Gb/s(Gen 2), 3h:6Gb/s(Gen 3).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Default, 1: 1.5 Gb/s (Gen 1), 2: 3 Gb/s(Gen 2), 3: 6 Gb/s (Gen 1)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SpeedLimit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0197</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace2[1];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0198 - SATA Port</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable or Disable SATA Port.  0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsEnable[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x019A - SATA Port DevSlp</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SATA Port  DevSlp. Board rework for LP needed before enable.  0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsDevSlp[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x019C - SATA Port HotPlug</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SATA Port Hotplug . 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsHotPlug[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x019E - Mechanical Presence Switch</span><br><span style="color: hsl(0, 100%, 40%);">-  Controls reporting if this port has an Mechanical Presence Switch.\n</span><br><span style="color: hsl(0, 100%, 40%);">-  Note:Requires hardware support.  0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsInterlockSw[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01A0 - External SATA Ports</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable External SATA Ports. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsExternal[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01A2 - Spin Up Device</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable device spin up at boot on selected Sata Ports. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsSpinUp[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01A4 - SATA Solid State</span><br><span style="color: hsl(0, 100%, 40%);">-  Identify the SATA port is connected to Solid State Drive or Hard Disk Drive.  0:Hard</span><br><span style="color: hsl(0, 100%, 40%);">-  Disk Drive(Default), 1:Solid State Drive.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsSolidStateDrive[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01A6 -   DITO Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable DITO Configuration.  0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsEnableDitoConfig[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01A8 - DM Value</span><br><span style="color: hsl(0, 100%, 40%);">-  DM Value.  0:Minimum, 0x0F:Maximum(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsDmVal[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01AA</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace3[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01AC - DITO Value</span><br><span style="color: hsl(0, 100%, 40%);">-  DEVSLP Idle Timeout Value. 0:Minimum, 0x03FF:Maximum, 0x0271(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      SataPortsDitoVal[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B0 - Subsystem Vendor ID</span><br><span style="color: hsl(0, 100%, 40%);">-  Subsystem Vendor ID. 0x8086(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      SubSystemVendorId;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B2 - Subsystem ID</span><br><span style="color: hsl(0, 100%, 40%);">-  Subsystem ID. 0x7270(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      SubSystemId;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B4 - CRIDSettings</span><br><span style="color: hsl(0, 100%, 40%);">-  PMC CRID setting. 0:Disable(Default), 1:CRID_1, 2:CRID_2, 3:CRID_3.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       CRIDSettings;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B5 - ResetSelect</span><br><span style="color: hsl(0, 100%, 40%);">-  ResetSelect. 0x6:warm reset(Default), 0xE:cold reset.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ResetSelect;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B6 - SD Card Support (D27:F0)</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SD Card Support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SdcardEnabled;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B7 - SeMMC Support (D28:F0)</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable eMMC Support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       eMMCEnabled;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B8 - eMMC Max Speed</span><br><span style="color: hsl(0, 100%, 40%);">-  Select the eMMC max Speed allowed. 0:HS400(Default), 1:HS200, 2:DDR50.</span><br><span style="color: hsl(0, 100%, 40%);">-  0:HS400, 1: HS200, 2:DDR50</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       eMMCHostMaxSpeed;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01B9 - UFS Support (D29:F0)</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SDIO Support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UfsEnabled;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01BA - SDIO Support (D30:F0)</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SDIO Support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SdioEnabled;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01BB - GPP Lock Feature</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable GPP lock. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       GppLock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01BC - Serial IRQ</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Serial IRQ. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SirqEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01BD - Serial IRQ Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  Serial IRQ Mode Selection. 0:Quiet mode(Default), 1:Continuous mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SirqMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01BE - Start Frame Pulse Width</span><br><span style="color: hsl(0, 100%, 40%);">-  Start Frame Pulse Width Value. 0:ScSfpw4Clk(Default), 1: ScSfpw6Clk, 2:ScSfpw8Clk.</span><br><span style="color: hsl(0, 100%, 40%);">-  0:ScSfpw4Clk, 1:ScSfpw6Clk, 2:ScSfpw8Clk</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       StartFramePulse;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01BF - Enable SMBus</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable SMBus controller. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SmbusEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01C0 - SMBus ARP Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable SMBus ARP Support. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ArpEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01C1</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace4;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01C2 - SMBus Table Elements</span><br><span style="color: hsl(0, 100%, 40%);">-  The number of elements in the Reserved SMBus Address Table. 0x0080(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      NumRsvdSmbusAddresses;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x01C4 - Reserved SMBus Address Table</span><br><span style="color: hsl(0, 100%, 40%);">-  Array of addresses reserved for non-ARP-capable SMBus devices. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       RsvdSmbusAddressTable[128];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0244 - XHCI Disable Compliance Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  Options to disable XHCI Link Compliance Mode. Default is FALSE to not disable Compliance</span><br><span style="color: hsl(0, 100%, 40%);">-  Mode. Set TRUE to disable Compliance Mode. 0:FALSE(Default), 1:True.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DisableComplianceMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0245 - USB Per-Port Control</span><br><span style="color: hsl(0, 100%, 40%);">-  Control each of the USB ports enable/disable. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UsbPerPortCtl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0246 - xHCI Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  Mode of operation of xHCI controller. 0:Disable, 1:Enable, 2:Auto(Default)</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Disable, 1:Enable, 2:Auto</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       Usb30Mode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0247</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace5[1];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0248 - Enable USB2 ports</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable per USB2 ports. One byte for each port, byte0 for port0, byte1 for</span><br><span style="color: hsl(0, 100%, 40%);">-  port1, and so on. 0x01(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20Enable[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0250 - USB20 Over Current Pin</span><br><span style="color: hsl(0, 100%, 40%);">-  Over Current Pin number of USB 2.0 Port. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUs20bOverCurrentPin[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0258 - XDCI Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable XDCI. 0:Disable, 1:PCI_Mode(Default), 2:ACPI_mode.</span><br><span style="color: hsl(0, 100%, 40%);">-  0:Disable, 1:PCI_Mode, 2:ACPI_mode</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UsbOtg;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0259 - Enable XHCI HSIC Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable USB HSIC1. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HsicSupportEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x025A - Enable USB3 ports</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable per USB3 ports. One byte for each port, byte0 for port0, byte1 for</span><br><span style="color: hsl(0, 100%, 40%);">-  port1, and so on. 0x01(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb30Enable[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0260 - USB20 Over Current Pin</span><br><span style="color: hsl(0, 100%, 40%);">-  Over Current Pin number of USB 3.0 Port. 0x01(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUs30bOverCurrentPin[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0266 - Enable XHCI SSIC Support</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable XHCI SSIC ports. One byte for each port, byte0 for port0, byte1 for</span><br><span style="color: hsl(0, 100%, 40%);">-  port1. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SsicPortEnable[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0268 - SSIC Dlane PowerGating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SSIC Data lane Power Gating. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      DlanePwrGating;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x026A - VT-d</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable VT-d. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       VtdEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x026B - SMI Lock bit</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SMI_LOCK bit to prevent writes to the Global SMI Enable bit. 0:Disable,</span><br><span style="color: hsl(0, 100%, 40%);">-  1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       LockDownGlobalSmi;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x026C - HDAudio Delay Timer</span><br><span style="color: hsl(0, 100%, 40%);">-  The delay timer after Azalia reset. 0x012C(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      ResetWaitTimer;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x026E - RTC Lock Bits</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable RTC Lock Bits. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       RtcLock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x026F - SATA Test Mode Selection</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SATA Test Mode. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataTestMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0270 - XHCI SSIC RATE</span><br><span style="color: hsl(0, 100%, 40%);">-  Set XHCI SSIC1 Rate to A Series or B Series. 1:A Series(Default), 2:B Series.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SsicRate[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0272 - SMBus Dynamic Power Gating</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable SMBus dynamic power gating. 0:Disable(Default), 1:Enable.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      DynamicPowerGating;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0274 - Max Snoop Latency</span><br><span style="color: hsl(0, 100%, 40%);">-  Latency Tolerance Reporting Max Snoop Latency. 0x0000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      PcieRpLtrMaxSnoopLatency[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0280 -   Snoop Latency Override</span><br><span style="color: hsl(0, 100%, 40%);">-  Snoop Latency Override for PCH PCIE. \n</span><br><span style="color: hsl(0, 100%, 40%);">-  Disabled:Disable override.\n</span><br><span style="color: hsl(0, 100%, 40%);">-  Manual:Manually enter override values.\n</span><br><span style="color: hsl(0, 100%, 40%);">-  Auto:Maintain default BIOS flow. 0:Disable, 1:Enable, 2:Auto(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSnoopLatencyOverrideMode[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0286</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace6[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0288 -   Snoop Latency Value</span><br><span style="color: hsl(0, 100%, 40%);">-  LTR Snoop Latency value of PCH PCIE. 0:Minimum, 0x03FF:Maximum, 0x003C(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      PcieRpSnoopLatencyOverrideValue[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0294 -   Snoop Latency Multiplier</span><br><span style="color: hsl(0, 100%, 40%);">-  LTR Snoop Latency Multiplier of PCH PCIE. 0:1ns, 1:32ns, 2:1024ns(Default), 3:32768ns,</span><br><span style="color: hsl(0, 100%, 40%);">-  4:1048576ns, 5:33554432ns.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSnoopLatencyOverrideMultiplier[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x029A - Skip Multi-Processor Initialization</span><br><span style="color: hsl(0, 100%, 40%);">-  When this is skipped, boot loader must initialize processors before SilicionInit</span><br><span style="color: hsl(0, 100%, 40%);">-  API. 0: Initialize(Default), <b>1: Skip</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SkipMpInit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x029B - DCI Auto Detect</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/disable DCI AUTO mode. Enabled(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DciAutoDetect;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x029C - Max Non-Snoop Latency</span><br><span style="color: hsl(0, 100%, 40%);">-  Latency Tolerance Reporting, Max Non-Snoop Latency. 0x0000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      PcieRpLtrMaxNonSnoopLatency[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02A8 -   Non Snoop Latency Override</span><br><span style="color: hsl(0, 100%, 40%);">-  Non Snoop Latency Override for PCH PCIE. \n</span><br><span style="color: hsl(0, 100%, 40%);">-  Disabled:Disable override.\n</span><br><span style="color: hsl(0, 100%, 40%);">-  Manual:Manually enter override values.\n</span><br><span style="color: hsl(0, 100%, 40%);">-  Auto: Maintain default BIOS flow. 0:Disable, 1:Enable, 2:Auto(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpNonSnoopLatencyOverrideMode[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02AE - Halt and Lock TCO Timer</span><br><span style="color: hsl(0, 100%, 40%);">-  Halt and Lock the TCO Timer (Watchdog).</span><br><span style="color: hsl(0, 100%, 40%);">-  0:No, 1:Yes (default)</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       TcoTimerHaltLock;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02AF - Power Button Override Period</span><br><span style="color: hsl(0, 100%, 40%);">-  specifies how long will PMC wait before initiating a global reset. 000b-4s(default),</span><br><span style="color: hsl(0, 100%, 40%);">-  001b-6s, 010b-8s, 011b-10s, 100b-12s, 101b-14s.)</span><br><span style="color: hsl(0, 100%, 40%);">-  0x0:4s, 0x1:6s, 0x2:8s, 0x3:10s, 0x4:12s, 0x5:14s</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PwrBtnOverridePeriod;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02B0 -   Non Snoop Latency Value</span><br><span style="color: hsl(0, 100%, 40%);">-  LTR Non Snoop Latency value of PCH PCIE. 0:Minimum, 0x03FF:Maximum, 0x003C(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      PcieRpNonSnoopLatencyOverrideValue[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02BC -   Non Snoop Latency Multiplier</span><br><span style="color: hsl(0, 100%, 40%);">-  LTR Non Snoop Latency Multiplier of PCH PCIE. 0:1ns, 1:32ns, 2:1024ns(Default),</span><br><span style="color: hsl(0, 100%, 40%);">-  3:32768ns, 4:1048576ns, 5:33554432ns.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpNonSnoopLatencyOverrideMultiplier[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02C2 - PCIE Root Port Slot Power Limit Scale</span><br><span style="color: hsl(0, 100%, 40%);">-  Specifies scale used for slot power limit value. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSlotPowerLimitScale[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02C8 - PCIE Root Port Slot Power Limit Value</span><br><span style="color: hsl(0, 100%, 40%);">-  Specifies upper limit on power supplie by slot. 0x00(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSlotPowerLimitValue[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02CE - Power Button Native Mode Disable</span><br><span style="color: hsl(0, 100%, 40%);">-  Disable power button native mode, when 1, this will result in the PMC logic constantly</span><br><span style="color: hsl(0, 100%, 40%);">-  seeing the power button as de-asserted. 0 (default))</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       DisableNativePowerButton;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02CF - Power Button Debounce Mode</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable interrupt when PWRBTN# is asserted. 0:Disabled, 1:Enabled(default)</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PowerButterDebounceMode;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02D0 - SDIO_TX_CMD_DLL_CNTL</span><br><span style="color: hsl(0, 100%, 40%);">-  SDIO_TX_CMD_DLL_CNTL. 0x505(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdioTxCmdCntl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02D4 - SDIO_TX_DATA_DLL_CNTL1</span><br><span style="color: hsl(0, 100%, 40%);">-  SDIO_TX_DATA_DLL_CNTL1. 0xE(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdioTxDataCntl1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02D8 - SDIO_TX_DATA_DLL_CNTL2</span><br><span style="color: hsl(0, 100%, 40%);">-  SDIO_TX_DATA_DLL_CNTL2. 0x22272828(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdioTxDataCntl2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02DC - SDIO_RX_CMD_DATA_DLL_CNTL1</span><br><span style="color: hsl(0, 100%, 40%);">-  SDIO_RX_CMD_DATA_DLL_CNTL1. 0x16161616(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdioRxCmdDataCntl1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02E0 - SDIO_RX_CMD_DATA_DLL_CNTL2</span><br><span style="color: hsl(0, 100%, 40%);">-  SDIO_RX_CMD_DATA_DLL_CNTL2. 0x10000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdioRxCmdDataCntl2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02E4 - SDCARD_TX_CMD_DLL_CNTL</span><br><span style="color: hsl(0, 100%, 40%);">-  SDCARD_TX_CMD_DLL_CNTL. 0x505(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdcardTxCmdCntl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02E8 - SDCARD_TX_DATA_DLL_CNTL1</span><br><span style="color: hsl(0, 100%, 40%);">-  SDCARD_TX_DATA_DLL_CNTL1. 0xA13(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdcardTxDataCntl1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02EC - SDCARD_TX_DATA_DLL_CNTL2</span><br><span style="color: hsl(0, 100%, 40%);">-  SDCARD_TX_DATA_DLL_CNTL2. 0x24242828(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdcardTxDataCntl2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02F0 - SDCARD_RX_CMD_DATA_DLL_CNTL1</span><br><span style="color: hsl(0, 100%, 40%);">-  SDCARD_RX_CMD_DATA_DLL_CNTL1. 0x73A3637(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdcardRxCmdDataCntl1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02F4 - SDCARD_RX_STROBE_DLL_CNTL</span><br><span style="color: hsl(0, 100%, 40%);">-  SDCARD_RX_STROBE_DLL_CNTL. 0x0(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdcardRxStrobeCntl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02F8 - SDCARD_RX_CMD_DATA_DLL_CNTL2</span><br><span style="color: hsl(0, 100%, 40%);">-  SDCARD_RX_CMD_DATA_DLL_CNTL2. 0x10000(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      SdcardRxCmdDataCntl2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x02FC - EMMC_TX_CMD_DLL_CNTL</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_TX_CMD_DLL_CNTL. 0x505(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcTxCmdCntl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0300 - EMMC_TX_DATA_DLL_CNTL1</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_TX_DATA_DLL_CNTL1. 0xC11(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcTxDataCntl1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0304 - EMMC_TX_DATA_DLL_CNTL2</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_TX_DATA_DLL_CNTL2. 0x1C2A2927(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcTxDataCntl2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0308 - EMMC_RX_CMD_DATA_DLL_CNTL1</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_RX_CMD_DATA_DLL_CNTL1. 0x000D162F(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcRxCmdDataCntl1;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x030C - EMMC_RX_STROBE_DLL_CNTL</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_RX_STROBE_DLL_CNTL. 0x0a0a(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcRxStrobeCntl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0310 - EMMC_RX_CMD_DATA_DLL_CNTL2</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_RX_CMD_DATA_DLL_CNTL2. 0x1003b(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcRxCmdDataCntl2;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0314 - EMMC_MASTER_DLL_CNTL</span><br><span style="color: hsl(0, 100%, 40%);">-  EMMC_MASTER_DLL_CNTL. 0x001(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      EmmcMasterSwCntl;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0318 - PCIe Selectable De-emphasis</span><br><span style="color: hsl(0, 100%, 40%);">-  When the Link is operating at 5.0 GT/s speed, this bit selects the level of de-emphasis</span><br><span style="color: hsl(0, 100%, 40%);">-  for an Upstream component. 1b:-3.5 dB 0b:-6 dB. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PcieRpSelectableDeemphasis[6];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x031E - Monitor Mwait Enable</span><br><span style="color: hsl(0, 100%, 40%);">-  Enable/Disable Monitor Mwait. For Windows* OS, this should be Enabled. For Linux</span><br><span style="color: hsl(0, 100%, 40%);">-  based OS, this should be Disabled. 0:Disable, 1:Enable(Default).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       MonitorMwaitEnable;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x031F - Universal Audio Architecture compliance for DSP enabled system</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Not-UAA Compliant (Intel SST driver supported only), 1: UAA Compliant (HDA Inbox</span><br><span style="color: hsl(0, 100%, 40%);">-  driver or SST driver supported).</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       HdAudioDspUaaCompliance;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0320 - IRQ Interrupt Polarity Control</span><br><span style="color: hsl(0, 100%, 40%);">-  Set IRQ Interrupt Polarity Control to ITSS.IPC[0]~IPC[3]. 0:Active High, 1:Active Low</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT32                      IPC[4];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0330 - Disable ModPHY dynamic power gate</span><br><span style="color: hsl(0, 100%, 40%);">-  Disable ModPHY dynamic power gate for the specific SATA port.</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SataPortsDisableDynamicPg[2];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0332 - Init CPU during S3 resume</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Do not initialize CPU during S3 resume. 1: Initialize CPU during S3 resume.</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       InitS3Cpu;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0333 - Skip P-unit Initialization</span><br><span style="color: hsl(0, 100%, 40%);">-  When this is skipped, boot loader must initialize P-unit before SilicionInit API.</span><br><span style="color: hsl(0, 100%, 40%);">-  0: Initialize(Default), 1: Skip</span><br><span style="color: hsl(0, 100%, 40%);">-  $EN_DIS</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       SkipPunitInit;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0334</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace7[4];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0338 - PerPort Half Bit Pre-emphasis</span><br><span style="color: hsl(0, 100%, 40%);">-  PerPort Half Bit Pre-emphasis. Value of register USB2_PER_PORT_PPX [14]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20PerPortTxPeHalf[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0340 - PerPort HS Pre-emphasis Bias</span><br><span style="color: hsl(0, 100%, 40%);">-  PerPort HS Pre-emphasis Bias. Value of register USB2_PER_PORT_PPX [13:11]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20PerPortPeTxiSet[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0348 - PerPort HS Transmitter Bias</span><br><span style="color: hsl(0, 100%, 40%);">-  PerPort HS Transmitter Bias. Value of register USB2_PER_PORT_PPX [10:8]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20PerPortTxiSet[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0350 - Select the skew direction for HS transition</span><br><span style="color: hsl(0, 100%, 40%);">-  Select the skew direction for HS transition. Value of register USB2_PER_PORT_2_PPX [25]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20HsSkewSel[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0358 - Per Port HS Transmitter Emphasis</span><br><span style="color: hsl(0, 100%, 40%);">-  Per Port HS Transmitter Emphasis. Value of register USB2_PER_PORT_2_PPX [24:23]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20IUsbTxEmphasisEn[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0360 - PerPort HS Receiver Bias</span><br><span style="color: hsl(0, 100%, 40%);">-  PerPort HS Receiver Bias. Value of register  USB2_PER_PORT_2_PPX [19:17]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20PerPortRXISet[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0368 - Delay/skew's strength control for HS driver</span><br><span style="color: hsl(0, 100%, 40%);">-  Delay/skew's strength control for HS driver. Value of register USB2_PER_PORT_2_PPX [1:0]</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       PortUsb20HsNpreDrvSel[8];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0370</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       ReservedFspsUpd[16];</span><br><span style="color: hsl(0, 100%, 40%);">-} FSP_S_CONFIG;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Fsp S UPD Configuration</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-typedef struct {</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0000</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  FSP_UPD_HEADER              FspUpdHeader;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0020</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  FSP_S_CONFIG                FspsConfig;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x0380</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT8                       UnusedUpdSpace8[46];</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-/** Offset 0x03AE</span><br><span style="color: hsl(0, 100%, 40%);">-**/</span><br><span style="color: hsl(0, 100%, 40%);">-  UINT16                      UpdTerminator;</span><br><span style="color: hsl(0, 100%, 40%);">-} FSPS_UPD;</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#pragma pack()</span><br><span style="color: hsl(0, 100%, 40%);">-</span><br><span style="color: hsl(0, 100%, 40%);">-#endif</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/28593">change 28593</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/28593"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: I8d838ca6555348ce877f54e95907e9fdf6b9f2e7 </div>
<div style="display:none"> Gerrit-Change-Number: 28593 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Patrick Georgi <pgeorgi@google.com> </div>