<p>Arthur Heymans has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/27870">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">cpu/intel/smm: Make sure SMRR base is aligned to SMRR size<br><br>If TSEG_BASE is not TSEG_SIZE aligned the SMRR settings are invalid, therefore<br>guard against this.<br><br>Change-Id: I48f55cdac5f4b16b9a8d7a8ef3a84918e756e315<br>Signed-off-by: Arthur Heymans <arthur@aheymans.xyz><br>---<br>M src/cpu/intel/smm/gen1/smmrelocate.c<br>1 file changed, 19 insertions(+), 13 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/70/27870/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/cpu/intel/smm/gen1/smmrelocate.c b/src/cpu/intel/smm/gen1/smmrelocate.c</span><br><span>index b48fe00..a298985 100644</span><br><span>--- a/src/cpu/intel/smm/gen1/smmrelocate.c</span><br><span>+++ b/src/cpu/intel/smm/gen1/smmrelocate.c</span><br><span>@@ -160,20 +160,26 @@</span><br><span>     if (IS_ENABLED(CONFIG_CACHE_RELOCATED_RAMSTAGE_OUTSIDE_CBMEM))</span><br><span>               params->smram_size -= CONFIG_SMM_RESERVED_SIZE;</span><br><span> </span><br><span style="color: hsl(0, 100%, 40%);">-  /* SMRR has 32-bits of valid address aligned to 4KiB. */</span><br><span style="color: hsl(0, 100%, 40%);">-        struct cpuinfo_x86 c;</span><br><span style="color: hsl(120, 100%, 40%);">+ if (IS_ALIGNED(tsegmb, tseg_size)) {</span><br><span style="color: hsl(120, 100%, 40%);">+          /* SMRR has 32-bits of valid address aligned to 4KiB. */</span><br><span style="color: hsl(120, 100%, 40%);">+              struct cpuinfo_x86 c;</span><br><span> </span><br><span style="color: hsl(0, 100%, 40%);">-       /* On model_6fx and model_1067x bits [0:11] on smrr_base are reserved */</span><br><span style="color: hsl(0, 100%, 40%);">-        get_fms(&c, cpuid_eax(1));</span><br><span style="color: hsl(0, 100%, 40%);">-  if (c.x86 == 6 && (c.x86_model == 0xf || c.x86_model == 0x17))</span><br><span style="color: hsl(0, 100%, 40%);">-          params->smrr_base.lo = (params->smram_base & rmask);</span><br><span style="color: hsl(0, 100%, 40%);">-  else</span><br><span style="color: hsl(0, 100%, 40%);">-            params->smrr_base.lo = (params->smram_base & rmask)</span><br><span style="color: hsl(0, 100%, 40%);">-                   | MTRR_TYPE_WRBACK;</span><br><span style="color: hsl(0, 100%, 40%);">-     params->smrr_base.hi = 0;</span><br><span style="color: hsl(0, 100%, 40%);">-    params->smrr_mask.lo = (~(tseg_size - 1) & rmask)</span><br><span style="color: hsl(0, 100%, 40%);">-                | MTRR_PHYS_MASK_VALID;</span><br><span style="color: hsl(0, 100%, 40%);">- params->smrr_mask.hi = 0;</span><br><span style="color: hsl(120, 100%, 40%);">+          /* On model_6fx and model_1067x bits [0:11] on smrr_base</span><br><span style="color: hsl(120, 100%, 40%);">+                 are reserved */</span><br><span style="color: hsl(120, 100%, 40%);">+            get_fms(&c, cpuid_eax(1));</span><br><span style="color: hsl(120, 100%, 40%);">+                if (c.x86 == 6 && (c.x86_model == 0xf || c.x86_model == 0x17))</span><br><span style="color: hsl(120, 100%, 40%);">+                        params->smrr_base.lo = (params->smram_base & rmask);</span><br><span style="color: hsl(120, 100%, 40%);">+                else</span><br><span style="color: hsl(120, 100%, 40%);">+                  params->smrr_base.lo = (params->smram_base & rmask)</span><br><span style="color: hsl(120, 100%, 40%);">+                         | MTRR_TYPE_WRBACK;</span><br><span style="color: hsl(120, 100%, 40%);">+           params->smrr_base.hi = 0;</span><br><span style="color: hsl(120, 100%, 40%);">+          params->smrr_mask.lo = (~((1 << 20) - 1) & rmask)</span><br><span style="color: hsl(120, 100%, 40%);">+                        | MTRR_PHYS_MASK_VALID;</span><br><span style="color: hsl(120, 100%, 40%);">+               params->smrr_mask.hi = 0;</span><br><span style="color: hsl(120, 100%, 40%);">+  } else {</span><br><span style="color: hsl(120, 100%, 40%);">+              printk(BIOS_WARNING,</span><br><span style="color: hsl(120, 100%, 40%);">+                 "TSEG base not aligned with TSEG SIZE! Not setting SMRR\n");</span><br><span style="color: hsl(120, 100%, 40%);">+ }</span><br><span> }</span><br><span> </span><br><span> static int install_relocation_handler(int *apic_id_map, int num_cpus,</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/27870">change 27870</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/27870"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: I48f55cdac5f4b16b9a8d7a8ef3a84918e756e315 </div>
<div style="display:none"> Gerrit-Change-Number: 27870 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Arthur Heymans <arthur@aheymans.xyz> </div>