<p>Arthur Heymans has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/27032">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">[TEST/NOTFORMERGE]nb/intel/x4x: Use C_ENVIRONMENT_BOOTBLOCK<br><br>TODO: clean things up.<br><br>Tested on Intel DG41WV and it works!<br><br>Change-Id: I8984d430a92182ecbabf7e97e054e5550d4fde66<br>Signed-off-by: Arthur Heymans <arthur@aheymans.xyz><br>---<br>M src/cpu/intel/car/bootblock.c<br>M src/cpu/intel/car/non-evict/cache_as_ram_bootblock.S<br>A src/cpu/intel/car/p4-netburst/cache_as_ram_bootblock.S<br>M src/cpu/intel/socket_LGA775/Kconfig<br>M src/cpu/intel/socket_LGA775/Makefile.inc<br>M src/mainboard/intel/dg41wv/Makefile.inc<br>A src/mainboard/intel/dg41wv/bootblock.c<br>M src/northbridge/intel/x4x/Kconfig<br>M src/northbridge/intel/x4x/Makefile.inc<br>A src/northbridge/intel/x4x/bootblock_gcc.c<br>M src/southbridge/intel/i82801gx/Makefile.inc<br>A src/southbridge/intel/i82801gx/bootblock_gcc.c<br>M src/superio/winbond/Makefile.inc<br>M src/superio/winbond/w83627dhg/Makefile.inc<br>14 files changed, 521 insertions(+), 1 deletion(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/32/27032/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/cpu/intel/car/bootblock.c b/src/cpu/intel/car/bootblock.c</span><br><span>index e64073a..7fda5e5 100644</span><br><span>--- a/src/cpu/intel/car/bootblock.c</span><br><span>+++ b/src/cpu/intel/car/bootblock.c</span><br><span>@@ -32,6 +32,8 @@</span><br><span>      set_var_mtrr(mtrr, CACHE_ROM_BASE, CACHE_ROM_SIZE, MTRR_TYPE_WRPROT);</span><br><span> }</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+__weak void bootblock_early_cpu_init(void) { }</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> void bootblock_soc_early_init(void)</span><br><span> {</span><br><span>         bootblock_early_cpu_init();</span><br><span>diff --git a/src/cpu/intel/car/non-evict/cache_as_ram_bootblock.S b/src/cpu/intel/car/non-evict/cache_as_ram_bootblock.S</span><br><span>index 1c3b736..32ec717 100644</span><br><span>--- a/src/cpu/intel/car/non-evict/cache_as_ram_bootblock.S</span><br><span>+++ b/src/cpu/intel/car/non-evict/cache_as_ram_bootblock.S</span><br><span>@@ -173,7 +173,6 @@</span><br><span> </span><br><span> before_romstage:</span><br><span>       post_code(0x29)</span><br><span style="color: hsl(0, 100%, 40%);">- /* Call romstage.c main function. */</span><br><span>         call    bootblock_c_entry</span><br><span> </span><br><span>        /* Should never see this postcode */</span><br><span>diff --git a/src/cpu/intel/car/p4-netburst/cache_as_ram_bootblock.S b/src/cpu/intel/car/p4-netburst/cache_as_ram_bootblock.S</span><br><span>new file mode 100644</span><br><span>index 0000000..351f98c</span><br><span>--- /dev/null</span><br><span>+++ b/src/cpu/intel/car/p4-netburst/cache_as_ram_bootblock.S</span><br><span>@@ -0,0 +1,362 @@</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * This file is part of the coreboot project.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com></span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright (C) 2005 Tyan (written by Yinghai Lu for Tyan)</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright (C) 2007-2008 coresystems GmbH</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright (C) 2012 Kyösti Mälkki <kyosti.malkki@gmail.com></span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is free software; you can redistribute it and/or modify</span><br><span style="color: hsl(120, 100%, 40%);">+ * it under the terms of the GNU General Public License as published by</span><br><span style="color: hsl(120, 100%, 40%);">+ * the Free Software Foundation; version 2 of the License.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is distributed in the hope that it will be useful,</span><br><span style="color: hsl(120, 100%, 40%);">+ * but WITHOUT ANY WARRANTY; without even the implied warranty of</span><br><span style="color: hsl(120, 100%, 40%);">+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the</span><br><span style="color: hsl(120, 100%, 40%);">+ * GNU General Public License for more details.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#include <cpu/x86/mtrr.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <cpu/x86/cache.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <cpu/x86/post_code.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <cpu/x86/lapic_def.h></span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+/* Macro to access Local APIC registers at default base. */</span><br><span style="color: hsl(120, 100%, 40%);">+#define LAPIC(x)          $(LAPIC_DEFAULT_BASE | LAPIC_ ## x)</span><br><span style="color: hsl(120, 100%, 40%);">+#define START_IPI_VECTOR   ((CONFIG_AP_SIPI_VECTOR >> 12) & 0xff)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#define CACHE_AS_RAM_SIZE CONFIG_DCACHE_RAM_SIZE</span><br><span style="color: hsl(120, 100%, 40%);">+#define CACHE_AS_RAM_BASE CONFIG_DCACHE_RAM_BASE</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+.global bootblock_pre_c_entry</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+.code32</span><br><span style="color: hsl(120, 100%, 40%);">+bootblock_pre_c_entry:</span><br><span style="color: hsl(120, 100%, 40%);">+_cache_as_ram_setup:</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+cache_as_ram:</span><br><span style="color: hsl(120, 100%, 40%);">+   post_code(0x20)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     movl    $LAPIC_BASE_MSR, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+ rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ andl    $LAPIC_BASE_MSR_BOOTSTRAP_PROCESSOR, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     jz      ap_init</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Clear/disable fixed MTRRs */</span><br><span style="color: hsl(120, 100%, 40%);">+       mov     $fixed_mtrr_list_size, %ebx</span><br><span style="color: hsl(120, 100%, 40%);">+   xor     %eax, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    xor     %edx, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+clear_fixed_mtrr:</span><br><span style="color: hsl(120, 100%, 40%);">+       add     $-2, %ebx</span><br><span style="color: hsl(120, 100%, 40%);">+     movzwl  fixed_mtrr_list(%ebx), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+   wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ jnz     clear_fixed_mtrr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+    /* Figure put how many MTRRs we have, and clear them out */</span><br><span style="color: hsl(120, 100%, 40%);">+   mov     $MTRR_CAP_MSR, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+   rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ movzb   %al, %ebx               /* Number of variable MTRRs */</span><br><span style="color: hsl(120, 100%, 40%);">+        mov     $MTRR_PHYS_BASE(0), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+      xor     %eax, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    xor     %edx, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+clear_var_mtrr:</span><br><span style="color: hsl(120, 100%, 40%);">+ wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ inc     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ inc     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  dec     %ebx</span><br><span style="color: hsl(120, 100%, 40%);">+  jnz     clear_var_mtrr</span><br><span style="color: hsl(120, 100%, 40%);">+        post_code(0x21)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Configure the default memory type to uncacheable. */</span><br><span style="color: hsl(120, 100%, 40%);">+       movl    $MTRR_DEF_TYPE_MSR, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+      rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ andl    $(~0x00000cff), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+  wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       post_code(0x22)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Determine CPU_ADDR_BITS and load PHYSMASK high</span><br><span style="color: hsl(120, 100%, 40%);">+      * word to %edx.</span><br><span style="color: hsl(120, 100%, 40%);">+       */</span><br><span style="color: hsl(120, 100%, 40%);">+   movl    $0x80000000, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ cmpl    $0x80000008, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     jc      addrsize_no_MSR</span><br><span style="color: hsl(120, 100%, 40%);">+       movl    $0x80000008, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ movb    %al, %cl</span><br><span style="color: hsl(120, 100%, 40%);">+      sub     $32, %cl</span><br><span style="color: hsl(120, 100%, 40%);">+      movl    $1, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+      shl     %cl, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+     subl    $1, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+      jmp     addrsize_set_high</span><br><span style="color: hsl(120, 100%, 40%);">+addrsize_no_MSR:</span><br><span style="color: hsl(120, 100%, 40%);">+   movl    $1, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ andl    $(1 << 6 | 1 << 17), %edx   /* PAE or PSE36 */</span><br><span style="color: hsl(120, 100%, 40%);">+    jz      addrsize_set_high</span><br><span style="color: hsl(120, 100%, 40%);">+     movl    $0x0f, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ /* Preload high word of address mask (in %edx) for Variable</span><br><span style="color: hsl(120, 100%, 40%);">+    * MTRRs 0 and 1 and enable local APIC at default base.</span><br><span style="color: hsl(120, 100%, 40%);">+        */</span><br><span style="color: hsl(120, 100%, 40%);">+addrsize_set_high:</span><br><span style="color: hsl(120, 100%, 40%);">+       xorl    %eax, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    $MTRR_PHYS_MASK(0), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+      wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    $LAPIC_BASE_MSR, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+ not     %edx</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    %edx, %ebx</span><br><span style="color: hsl(120, 100%, 40%);">+    rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ andl    %ebx, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+    andl    $(~LAPIC_BASE_MSR_ADDR_MASK), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    orl     $(LAPIC_DEFAULT_BASE | LAPIC_BASE_MSR_ENABLE), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+   wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+bsp_init:</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x23)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Send INIT IPI to all excluding ourself. */</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    LAPIC(ICR), %edi</span><br><span style="color: hsl(120, 100%, 40%);">+      movl    $(LAPIC_DEST_ALLBUT | LAPIC_INT_ASSERT | LAPIC_DM_INIT), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+1:       movl    %eax, (%edi)</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    $0x30, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+2: pause</span><br><span style="color: hsl(120, 100%, 40%);">+ dec     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  jnz     2b</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    (%edi), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  andl    $LAPIC_ICR_BUSY, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+ jnz     1b</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x24)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     movl    $1, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ btl     $28, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+     jnc     sipi_complete</span><br><span style="color: hsl(120, 100%, 40%);">+ bswapl  %ebx</span><br><span style="color: hsl(120, 100%, 40%);">+  movzx   %bh, %edi</span><br><span style="color: hsl(120, 100%, 40%);">+     cmpb    $1, %bh</span><br><span style="color: hsl(120, 100%, 40%);">+       jbe     sipi_complete   /* only one LAPIC ID in package */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    $0, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ movb    $1, %bl</span><br><span style="color: hsl(120, 100%, 40%);">+       cmpl    $4, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      jb      cores_counted</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    $4, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      movl    $0, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+      cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ shr     $26, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     movb    %al, %bl</span><br><span style="color: hsl(120, 100%, 40%);">+      inc     %bl</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+cores_counted:</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    %edi, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    divb    %bl</span><br><span style="color: hsl(120, 100%, 40%);">+   cmpb    $1, %al</span><br><span style="color: hsl(120, 100%, 40%);">+       jbe     sipi_complete   /* only LAPIC ID of a core */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       /* For a hyper-threading processor, cache must not be disabled</span><br><span style="color: hsl(120, 100%, 40%);">+         * on an AP on the same physical package with the BSP.</span><br><span style="color: hsl(120, 100%, 40%);">+         */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+hyper_threading_cpu:</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ /* delay 10 ms */</span><br><span style="color: hsl(120, 100%, 40%);">+     movl    $10000, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+1:        inb     $0x80, %al</span><br><span style="color: hsl(120, 100%, 40%);">+    dec     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  jnz     1b</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x25)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Send Start IPI to all excluding ourself. */</span><br><span style="color: hsl(120, 100%, 40%);">+        movl    LAPIC(ICR), %edi</span><br><span style="color: hsl(120, 100%, 40%);">+      movl    $(LAPIC_DEST_ALLBUT | LAPIC_DM_STARTUP | START_IPI_VECTOR), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+1:    movl    %eax, (%edi)</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    $0x30, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+2: pause</span><br><span style="color: hsl(120, 100%, 40%);">+ dec     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  jnz     2b</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    (%edi), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  andl    $LAPIC_ICR_BUSY, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+ jnz     1b</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  /* delay 250 us */</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    $250, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+1:  inb     $0x80, %al</span><br><span style="color: hsl(120, 100%, 40%);">+    dec     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  jnz     1b</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x26)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Wait for sibling CPU to start. */</span><br><span style="color: hsl(120, 100%, 40%);">+1:        movl    $(MTRR_PHYS_BASE(0)), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+    rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ andl    %eax, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    jnz     sipi_complete</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       movl    $0x30, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+2: pause</span><br><span style="color: hsl(120, 100%, 40%);">+ dec     %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  jnz     2b</span><br><span style="color: hsl(120, 100%, 40%);">+    jmp     1b</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ap_init:</span><br><span style="color: hsl(120, 100%, 40%);">+      post_code(0x27)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Do not disable cache (so BSP can enable it). */</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    %cr0, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    andl    $(~(CR0_CacheDisable | CR0_NoWriteThrough)), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     movl    %eax, %cr0</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x28)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* MTRR registers are shared between HT siblings. */</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    $(MTRR_PHYS_BASE(0)), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    $(1 << 12), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+        xorl    %edx, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+    wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       post_code(0x29)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ap_halt:</span><br><span style="color: hsl(120, 100%, 40%);">+   cli</span><br><span style="color: hsl(120, 100%, 40%);">+1: hlt</span><br><span style="color: hsl(120, 100%, 40%);">+   jmp     1b</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+sipi_complete:</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+    post_code(0x2a)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Set Cache-as-RAM base address. */</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    $(MTRR_PHYS_BASE(0)), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    $(CACHE_AS_RAM_BASE | MTRR_TYPE_WRBACK), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+ xorl    %edx, %edx</span><br><span style="color: hsl(120, 100%, 40%);">+    wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       /* Set Cache-as-RAM mask. */</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    $(MTRR_PHYS_MASK(0)), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+    rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    $(~(CACHE_AS_RAM_SIZE - 1) | MTRR_PHYS_MASK_VALID), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       post_code(0x2b)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Enable MTRR. */</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    $MTRR_DEF_TYPE_MSR, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+      rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ orl     $MTRR_DEF_TYPE_EN, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+       wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       /* Enable L2 cache Write-Back (WBINVD and FLUSH#).</span><br><span style="color: hsl(120, 100%, 40%);">+     *</span><br><span style="color: hsl(120, 100%, 40%);">+     * MSR is set when DisplayFamily_DisplayModel is one of:</span><br><span style="color: hsl(120, 100%, 40%);">+       * 06_0x, 06_17, 06_1C</span><br><span style="color: hsl(120, 100%, 40%);">+         *</span><br><span style="color: hsl(120, 100%, 40%);">+     * Description says this bit enables use of WBINVD and FLUSH#.</span><br><span style="color: hsl(120, 100%, 40%);">+         * Should this be set only after the system bus and/or memory</span><br><span style="color: hsl(120, 100%, 40%);">+  * controller can successfully handle write cycles?</span><br><span style="color: hsl(120, 100%, 40%);">+    */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#define EAX_FAMILY(a)    (a << 8)  /* for family <= 0fH */</span><br><span style="color: hsl(120, 100%, 40%);">+#define EAX_MODEL(a)        (((a & 0xf0) << 12) | ((a & 0xf) << 4))</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    $1, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+      cpuid</span><br><span style="color: hsl(120, 100%, 40%);">+ movl    %eax, %ebx</span><br><span style="color: hsl(120, 100%, 40%);">+    andl    $EAX_FAMILY(0x0f), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+       cmpl    $EAX_FAMILY(0x06), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+       jne     no_msr_11e</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    %ebx, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    andl    $EAX_MODEL(0xff), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+        cmpl    $EAX_MODEL(0x17), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+        je      has_msr_11e</span><br><span style="color: hsl(120, 100%, 40%);">+   cmpl    $EAX_MODEL(0x1c), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+        je      has_msr_11e</span><br><span style="color: hsl(120, 100%, 40%);">+   andl    $EAX_MODEL(0xf0), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+        cmpl    $EAX_MODEL(0x00), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+        jne     no_msr_11e</span><br><span style="color: hsl(120, 100%, 40%);">+has_msr_11e:</span><br><span style="color: hsl(120, 100%, 40%);">+      movl    $0x11e, %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+  rdmsr</span><br><span style="color: hsl(120, 100%, 40%);">+ orl     $(1 << 8), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+ wrmsr</span><br><span style="color: hsl(120, 100%, 40%);">+no_msr_11e:</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x2c)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Enable cache (CR0.CD = 0, CR0.NW = 0). */</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    %cr0, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    andl    $(~(CR0_CacheDisable | CR0_NoWriteThrough)), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     invd</span><br><span style="color: hsl(120, 100%, 40%);">+  movl    %eax, %cr0</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  /* Clear the cache memory region. This will also fill up the cache. */</span><br><span style="color: hsl(120, 100%, 40%);">+        cld</span><br><span style="color: hsl(120, 100%, 40%);">+   xorl    %eax, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    $CACHE_AS_RAM_BASE, %edi</span><br><span style="color: hsl(120, 100%, 40%);">+      movl    $(CACHE_AS_RAM_SIZE >> 2), %ecx</span><br><span style="color: hsl(120, 100%, 40%);">+ rep     stosl</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       post_code(0x2d)</span><br><span style="color: hsl(120, 100%, 40%);">+       /* Enable Cache-as-RAM mode by disabling cache. */</span><br><span style="color: hsl(120, 100%, 40%);">+    movl    %cr0, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    orl     $CR0_CacheDisable, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+       movl    %eax, %cr0</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(0x2e)</span><br><span style="color: hsl(120, 100%, 40%);">+       /* Enable cache. */</span><br><span style="color: hsl(120, 100%, 40%);">+   movl    %cr0, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    andl    $(~(CR0_CacheDisable | CR0_NoWriteThrough)), %eax</span><br><span style="color: hsl(120, 100%, 40%);">+     movl    %eax, %cr0</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  /* Setup the stack. */</span><br><span style="color: hsl(120, 100%, 40%);">+        mov     $_car_stack_end, %esp</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+       /* Need to align stack to 16 bytes at call instruction. Account for</span><br><span style="color: hsl(120, 100%, 40%);">+   the two pushes below. */</span><br><span style="color: hsl(120, 100%, 40%);">+      andl    $0xfffffff0, %esp</span><br><span style="color: hsl(120, 100%, 40%);">+     sub     $8, %esp</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+    /*push TSC value to stack*/</span><br><span style="color: hsl(120, 100%, 40%);">+   movd    %mm2, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    pushl   %eax    /* tsc[63:32] */</span><br><span style="color: hsl(120, 100%, 40%);">+      movd    %mm1, %eax</span><br><span style="color: hsl(120, 100%, 40%);">+    pushl   %eax    /* tsc[31:0] */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+before_romstage:</span><br><span style="color: hsl(120, 100%, 40%);">+   post_code(0x29)</span><br><span style="color: hsl(120, 100%, 40%);">+       call    bootblock_c_entry</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+   /* Should never see this postcode */</span><br><span style="color: hsl(120, 100%, 40%);">+  post_code(POST_DEAD_CODE)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+.Lhlt:</span><br><span style="color: hsl(120, 100%, 40%);">+   hlt</span><br><span style="color: hsl(120, 100%, 40%);">+   jmp     .Lhlt</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+fixed_mtrr_list:</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_64K_00000</span><br><span style="color: hsl(120, 100%, 40%);">+    .word   MTRR_FIX_16K_80000</span><br><span style="color: hsl(120, 100%, 40%);">+    .word   MTRR_FIX_16K_A0000</span><br><span style="color: hsl(120, 100%, 40%);">+    .word   MTRR_FIX_4K_C0000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_C8000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_D0000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_D8000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_E0000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_E8000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_F0000</span><br><span style="color: hsl(120, 100%, 40%);">+     .word   MTRR_FIX_4K_F8000</span><br><span style="color: hsl(120, 100%, 40%);">+fixed_mtrr_list_size = . - fixed_mtrr_list</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+_cache_as_ram_setup_end:</span><br><span>diff --git a/src/cpu/intel/socket_LGA775/Kconfig b/src/cpu/intel/socket_LGA775/Kconfig</span><br><span>index 8b227bd..9fec0d2 100644</span><br><span>--- a/src/cpu/intel/socket_LGA775/Kconfig</span><br><span>+++ b/src/cpu/intel/socket_LGA775/Kconfig</span><br><span>@@ -23,4 +23,11 @@</span><br><span>      hex</span><br><span>  default 0xfeffc000 # 4GB - 16MB - DCACHE_RAM_SIZE</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+config DCACHE_BSP_STACK_SIZE</span><br><span style="color: hsl(120, 100%, 40%);">+   hex</span><br><span style="color: hsl(120, 100%, 40%);">+   default 0x2000</span><br><span style="color: hsl(120, 100%, 40%);">+        help</span><br><span style="color: hsl(120, 100%, 40%);">+          The amount of anticipated stack usage inCAR by bootblock</span><br><span style="color: hsl(120, 100%, 40%);">+          and other stages.</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> endif # CPU_INTEL_SOCKET_LGA775</span><br><span>diff --git a/src/cpu/intel/socket_LGA775/Makefile.inc b/src/cpu/intel/socket_LGA775/Makefile.inc</span><br><span>index ceb084c..a37a1ca 100644</span><br><span>--- a/src/cpu/intel/socket_LGA775/Makefile.inc</span><br><span>+++ b/src/cpu/intel/socket_LGA775/Makefile.inc</span><br><span>@@ -13,7 +13,13 @@</span><br><span> subdirs-y += ../hyperthreading</span><br><span> subdirs-y += ../speedstep</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+ifneq ($(CONFIG_C_ENVIRONMENT_BOOTBLOCK),y)</span><br><span> cpu_incs-y += $(src)/cpu/intel/car/p4-netburst/cache_as_ram.S</span><br><span style="color: hsl(120, 100%, 40%);">+else</span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-y += ../car/p4-netburst/cache_as_ram_bootblock.S</span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-y += ../car/bootblock.c</span><br><span style="color: hsl(120, 100%, 40%);">+endif</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> postcar-y += ../car/p4-netburst/exit_car.S</span><br><span> </span><br><span> romstage-y += ../car/romstage.c</span><br><span>diff --git a/src/mainboard/intel/dg41wv/Makefile.inc b/src/mainboard/intel/dg41wv/Makefile.inc</span><br><span>index f3d7e76..abfc473 100644</span><br><span>--- a/src/mainboard/intel/dg41wv/Makefile.inc</span><br><span>+++ b/src/mainboard/intel/dg41wv/Makefile.inc</span><br><span>@@ -1,2 +1,3 @@</span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-y += bootblock.c</span><br><span> ramstage-y += cstates.c</span><br><span> romstage-y += gpio.c</span><br><span>diff --git a/src/mainboard/intel/dg41wv/bootblock.c b/src/mainboard/intel/dg41wv/bootblock.c</span><br><span>new file mode 100644</span><br><span>index 0000000..7d1828f</span><br><span>--- /dev/null</span><br><span>+++ b/src/mainboard/intel/dg41wv/bootblock.c</span><br><span>@@ -0,0 +1,43 @@</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * This file is part of the coreboot project.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is free software; you can redistribute it and/or modify</span><br><span style="color: hsl(120, 100%, 40%);">+ * it under the terms of the GNU General Public License as published by</span><br><span style="color: hsl(120, 100%, 40%);">+ * the Free Software Foundation; either version 2 of the License, or</span><br><span style="color: hsl(120, 100%, 40%);">+ * (at your option) any later version.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is distributed in the hope that it will be useful,</span><br><span style="color: hsl(120, 100%, 40%);">+ * but WITHOUT ANY WARRANTY; without even the implied warranty of</span><br><span style="color: hsl(120, 100%, 40%);">+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the</span><br><span style="color: hsl(120, 100%, 40%);">+ * GNU General Public License for more details.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#include <bootblock_common.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <arch/io.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <southbridge/intel/i82801gx/i82801gx.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <superio/winbond/w83627dhg/w83627dhg.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <superio/winbond/common/winbond.h></span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#define SERIAL_DEV PNP_DEV(0x2e, W83627DHG_SP1)</span><br><span style="color: hsl(120, 100%, 40%);">+#define LPC_DEV PCI_DEV(0, 0x1f, 0)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+void bootblock_mainboard_early_init(void)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+   pci_write_config8(LPC_DEV, SERIRQ_CNTL, 0xd0);</span><br><span style="color: hsl(120, 100%, 40%);">+        /* Fixed IO decode ranges */</span><br><span style="color: hsl(120, 100%, 40%);">+  pci_write_config16(LPC_DEV, LPC_IO_DEC, 0x0010);</span><br><span style="color: hsl(120, 100%, 40%);">+      /* LPC enable devices */</span><br><span style="color: hsl(120, 100%, 40%);">+      pci_write_config16(LPC_DEV, LPC_EN, CNF2_LPC_EN | CNF1_LPC_EN</span><br><span style="color: hsl(120, 100%, 40%);">+                    | KBC_LPC_EN | FDD_LPC_EN | LPT_LPC_EN</span><br><span style="color: hsl(120, 100%, 40%);">+                        | COMB_LPC_EN |  COMA_LPC_EN);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+   /* Set GPIOs on superio, enable UART */</span><br><span style="color: hsl(120, 100%, 40%);">+       pnp_enter_ext_func_mode(SERIAL_DEV);</span><br><span style="color: hsl(120, 100%, 40%);">+  pnp_set_logical_device(SERIAL_DEV);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ pnp_write_config(SERIAL_DEV, 0x2c, 0x13);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+   pnp_exit_ext_func_mode(SERIAL_DEV);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ winbond_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span>diff --git a/src/northbridge/intel/x4x/Kconfig b/src/northbridge/intel/x4x/Kconfig</span><br><span>index 610f785..549c140 100644</span><br><span>--- a/src/northbridge/intel/x4x/Kconfig</span><br><span>+++ b/src/northbridge/intel/x4x/Kconfig</span><br><span>@@ -31,6 +31,8 @@</span><br><span>        select CACHE_MRC_SETTINGS</span><br><span>    select POSTCAR_STAGE</span><br><span>         select POSTCAR_CONSOLE</span><br><span style="color: hsl(120, 100%, 40%);">+        select C_ENVIRONMENT_BOOTBLOCK</span><br><span style="color: hsl(120, 100%, 40%);">+        select BOOTBLOCK_CONSOLE</span><br><span> </span><br><span> config CBFS_SIZE</span><br><span>     hex</span><br><span>diff --git a/src/northbridge/intel/x4x/Makefile.inc b/src/northbridge/intel/x4x/Makefile.inc</span><br><span>index 3118b09..79dfa38 100644</span><br><span>--- a/src/northbridge/intel/x4x/Makefile.inc</span><br><span>+++ b/src/northbridge/intel/x4x/Makefile.inc</span><br><span>@@ -16,6 +16,8 @@</span><br><span> </span><br><span> ifeq ($(CONFIG_NORTHBRIDGE_INTEL_X4X),y)</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-y += bootblock_gcc.c</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> romstage-y += early_init.c</span><br><span> romstage-y += raminit.c</span><br><span> romstage-y += raminit_ddr23.c</span><br><span>diff --git a/src/northbridge/intel/x4x/bootblock_gcc.c b/src/northbridge/intel/x4x/bootblock_gcc.c</span><br><span>new file mode 100644</span><br><span>index 0000000..50a35ce</span><br><span>--- /dev/null</span><br><span>+++ b/src/northbridge/intel/x4x/bootblock_gcc.c</span><br><span>@@ -0,0 +1,31 @@</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * This file is part of the coreboot project.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright (C) 2015  Damien Zammit <damien@zamaudio.com></span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is free software; you can redistribute it and/or</span><br><span style="color: hsl(120, 100%, 40%);">+ * modify it under the terms of the GNU General Public License as</span><br><span style="color: hsl(120, 100%, 40%);">+ * published by the Free Software Foundation; either version 2 of</span><br><span style="color: hsl(120, 100%, 40%);">+ * the License, or (at your option) any later version.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is distributed in the hope that it will be useful,</span><br><span style="color: hsl(120, 100%, 40%);">+ * but WITHOUT ANY WARRANTY; without even the implied warranty of</span><br><span style="color: hsl(120, 100%, 40%);">+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the</span><br><span style="color: hsl(120, 100%, 40%);">+ * GNU General Public License for more details.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#include <arch/io.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <cpu/intel/car/bootblock.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include "iomap.h"</span><br><span style="color: hsl(120, 100%, 40%);">+#include "x4x.h"</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+void bootblock_early_northbridge_init(void)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+  uint32_t reg32;</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Disable LaGrande Technology (LT) */</span><br><span style="color: hsl(120, 100%, 40%);">+        reg32 = TPM32(0);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+   reg32 = CONFIG_MMCONF_BASE_ADDRESS | 16 | 1;</span><br><span style="color: hsl(120, 100%, 40%);">+  pci_io_write_config32(PCI_DEV(0, 0, 0), D0F0_PCIEXBAR_LO, reg32);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span>diff --git a/src/southbridge/intel/i82801gx/Makefile.inc b/src/southbridge/intel/i82801gx/Makefile.inc</span><br><span>index bb68d93..4a9db4e 100644</span><br><span>--- a/src/southbridge/intel/i82801gx/Makefile.inc</span><br><span>+++ b/src/southbridge/intel/i82801gx/Makefile.inc</span><br><span>@@ -15,6 +15,8 @@</span><br><span> </span><br><span> ifeq ($(CONFIG_SOUTHBRIDGE_INTEL_I82801GX),y)</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-y += bootblock_gcc.c</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span> ramstage-y += i82801gx.c</span><br><span> ramstage-y += ac97.c</span><br><span> ramstage-y += azalia.c</span><br><span>diff --git a/src/southbridge/intel/i82801gx/bootblock_gcc.c b/src/southbridge/intel/i82801gx/bootblock_gcc.c</span><br><span>new file mode 100644</span><br><span>index 0000000..77a7161</span><br><span>--- /dev/null</span><br><span>+++ b/src/southbridge/intel/i82801gx/bootblock_gcc.c</span><br><span>@@ -0,0 +1,61 @@</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * This file is part of the coreboot project.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright (C) 2011 Google Inc.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is free software; you can redistribute it and/or modify</span><br><span style="color: hsl(120, 100%, 40%);">+ * it under the terms of the GNU General Public License as published by</span><br><span style="color: hsl(120, 100%, 40%);">+ * the Free Software Foundation; version 2 of the License.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is distributed in the hope that it will be useful,</span><br><span style="color: hsl(120, 100%, 40%);">+ * but WITHOUT ANY WARRANTY; without even the implied warranty of</span><br><span style="color: hsl(120, 100%, 40%);">+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the</span><br><span style="color: hsl(120, 100%, 40%);">+ * GNU General Public License for more details.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#include <arch/io.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <cpu/intel/car/bootblock.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include "i82801gx.h"</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * Enable Prefetching and Caching.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+static void enable_spi_prefetch(void)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+        u8 reg8;</span><br><span style="color: hsl(120, 100%, 40%);">+      pci_devfn_t dev;</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+    dev = PCI_DEV(0, 0x1f, 0);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+  reg8 = pci_read_config8(dev, 0xdc);</span><br><span style="color: hsl(120, 100%, 40%);">+   reg8 &= ~(3 << 2);</span><br><span style="color: hsl(120, 100%, 40%);">+  reg8 |= (2 << 2); /* Prefetching and Caching Enabled */</span><br><span style="color: hsl(120, 100%, 40%);">+ pci_write_config8(dev, 0xdc, reg8);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static void map_rcba(void)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+     pci_devfn_t dev = PCI_DEV(0, 0x1f, 0);</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+      pci_write_config32(dev, RCBA, (uintptr_t)DEFAULT_RCBA | 1);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static void enable_port80_on_lpc(void)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+   /* Enable port 80 POST on LPC. The chipset does this by default,</span><br><span style="color: hsl(120, 100%, 40%);">+       * but it doesn't appear to hurt anything. */</span><br><span style="color: hsl(120, 100%, 40%);">+     u32 gcs = RCBA32(GCS);</span><br><span style="color: hsl(120, 100%, 40%);">+        gcs = gcs & ~0x4;</span><br><span style="color: hsl(120, 100%, 40%);">+ RCBA32(GCS) = gcs;</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+void bootblock_early_southbridge_init(void)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+       map_rcba();</span><br><span style="color: hsl(120, 100%, 40%);">+   enable_spi_prefetch();</span><br><span style="color: hsl(120, 100%, 40%);">+        enable_port80_on_lpc();</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+     /* Enable upper 128bytes of CMOS */</span><br><span style="color: hsl(120, 100%, 40%);">+   RCBA32(RC) = (1 << 2);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span>diff --git a/src/superio/winbond/Makefile.inc b/src/superio/winbond/Makefile.inc</span><br><span>index b0b7b8c..a98c366 100644</span><br><span>--- a/src/superio/winbond/Makefile.inc</span><br><span>+++ b/src/superio/winbond/Makefile.inc</span><br><span>@@ -14,6 +14,7 @@</span><br><span> ##</span><br><span> </span><br><span> ## include generic winbond pre-ram stage driver</span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-$(CONFIG_SUPERIO_WINBOND_COMMON_ROMSTAGE) += common/early_init.c</span><br><span> romstage-$(CONFIG_SUPERIO_WINBOND_COMMON_ROMSTAGE) += common/early_init.c</span><br><span> </span><br><span> subdirs-y += w83627dhg</span><br><span>diff --git a/src/superio/winbond/w83627dhg/Makefile.inc b/src/superio/winbond/w83627dhg/Makefile.inc</span><br><span>index 7d9dc97..4075a41 100644</span><br><span>--- a/src/superio/winbond/w83627dhg/Makefile.inc</span><br><span>+++ b/src/superio/winbond/w83627dhg/Makefile.inc</span><br><span>@@ -15,5 +15,6 @@</span><br><span> ## GNU General Public License for more details.</span><br><span> ##</span><br><span> </span><br><span style="color: hsl(120, 100%, 40%);">+bootblock-$(CONFIG_SUPERIO_WINBOND_W83627DHG) += early_serial.c</span><br><span> romstage-$(CONFIG_SUPERIO_WINBOND_W83627DHG) += early_serial.c</span><br><span> ramstage-$(CONFIG_SUPERIO_WINBOND_W83627DHG) += superio.c</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/27032">change 27032</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/27032"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
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<div style="display:none"> Gerrit-Change-Number: 27032 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Arthur Heymans <arthur@aheymans.xyz> </div>