<p>Patrick Rudolph has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/25750">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">soc/cavium: Add PCI support<br><br>Tested on Cavium CN81XX_EVB.<br><br>All PCI devices are visible.<br><br>Change-Id: I881f38a26a165e6bd965fcd73547473b5e32d4b0<br>Signed-off-by: Patrick Rudolph <patrick.rudolph@9elements.com><br>---<br>M src/mainboard/cavium/cn8100_sff_evb/devicetree.cb<br>M src/soc/cavium/cn81xx/Makefile.inc<br>A src/soc/cavium/cn81xx/ecam0.c<br>A src/soc/cavium/cn81xx/include/soc/ecam0.h<br>M src/soc/cavium/cn81xx/soc.c<br>M src/soc/cavium/common/Kconfig<br>M src/vendorcode/cavium/bdk/libbdk-arch/bdk-csr.c<br>7 files changed, 192 insertions(+), 4 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/50/25750/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/mainboard/cavium/cn8100_sff_evb/devicetree.cb b/src/mainboard/cavium/cn8100_sff_evb/devicetree.cb</span><br><span>index cd495e1..80d0a10 100644</span><br><span>--- a/src/mainboard/cavium/cn8100_sff_evb/devicetree.cb</span><br><span>+++ b/src/mainboard/cavium/cn8100_sff_evb/devicetree.cb</span><br><span>@@ -15,4 +15,71 @@</span><br><span> </span><br><span> chip soc/cavium/cn81xx</span><br><span>   device cpu_cluster 0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+ device domain 0 on</span><br><span style="color: hsl(120, 100%, 40%);">+            device pci 01.0 on # PCI bridge</span><br><span style="color: hsl(120, 100%, 40%);">+                       device pci 00.1 on end #RESET</span><br><span style="color: hsl(120, 100%, 40%);">+                 device pci 00.2 on end #DAP</span><br><span style="color: hsl(120, 100%, 40%);">+                   device pci 00.3 on end #MDIO</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 00.4 on end #FUSE</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                        device pci 04.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                      device pci 06.0 on end #L2C</span><br><span style="color: hsl(120, 100%, 40%);">+                   device pci 07.0 on end #L2C-CBC</span><br><span style="color: hsl(120, 100%, 40%);">+                       device pci 07.4 on end #L2C-MCI</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                     device pci 08.0 on end #UUA0</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 08.1 on end #UUA1</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 08.2 on end #UUA2</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 08.3 on end #UUA3</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 08.4 on end #VRM</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                 device pci 09.0 on end #I2C0</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 09.1 on end #I2C1</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                        device pci 0a.0 on end #PCC Bridge</span><br><span style="color: hsl(120, 100%, 40%);">+                    device pci 0b.0 on end #IOBN</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 0c.0 on end #OCLA0</span><br><span style="color: hsl(120, 100%, 40%);">+                 device pci 0c.1 on end #OCLA1</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                       device pci 0d.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                      device pci 0e.0 on end # PCIe0</span><br><span style="color: hsl(120, 100%, 40%);">+                        device pci 0e.1 on end # PCIe1</span><br><span style="color: hsl(120, 100%, 40%);">+                        device pci 0e.2 on end # PCIe2</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                      device pci 10.0 on end #bgx0</span><br><span style="color: hsl(120, 100%, 40%);">+                  device pci 10.1 on end #bgx1</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                        device pci 11.0 on end #rgx0</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                        device pci 12.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+                      device pci 1c.0 on end #GSER0</span><br><span style="color: hsl(120, 100%, 40%);">+                 device pci 1c.1 on end #GSER1</span><br><span style="color: hsl(120, 100%, 40%);">+                 device pci 1c.2 on end #GSER2</span><br><span style="color: hsl(120, 100%, 40%);">+                 device pci 1c.3 on end #GSER3</span><br><span style="color: hsl(120, 100%, 40%);">+         end</span><br><span style="color: hsl(120, 100%, 40%);">+           device pci 02.0 on end #SMMU</span><br><span style="color: hsl(120, 100%, 40%);">+          device pci 03.0 on end #GIC</span><br><span style="color: hsl(120, 100%, 40%);">+           device pci 04.0 on end #GTI</span><br><span style="color: hsl(120, 100%, 40%);">+           device pci 05.0 off end</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+             device pci 06.0 on end # GPIO</span><br><span style="color: hsl(120, 100%, 40%);">+         device pci 07.0 on end # SPI</span><br><span style="color: hsl(120, 100%, 40%);">+          device pci 08.0 on end # MIO</span><br><span style="color: hsl(120, 100%, 40%);">+          device pci 09.0 on end # PCI bridge</span><br><span style="color: hsl(120, 100%, 40%);">+           device pci 0a.0 on end # PCI bridge</span><br><span style="color: hsl(120, 100%, 40%);">+           device pci 0b.0 on end # NFC</span><br><span style="color: hsl(120, 100%, 40%);">+          device pci 0c.0 on end # PCI bridge</span><br><span style="color: hsl(120, 100%, 40%);">+           device pci 0d.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+                device pci 0e.0 on end # VRM</span><br><span style="color: hsl(120, 100%, 40%);">+          device pci 0f.0 on end # PCI bridge</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+         device pci 10.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+                device pci 11.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+                device pci 16.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+                device pci 17.0 on end</span><br><span style="color: hsl(120, 100%, 40%);">+        end</span><br><span> end</span><br><span>diff --git a/src/soc/cavium/cn81xx/Makefile.inc b/src/soc/cavium/cn81xx/Makefile.inc</span><br><span>index 8fd7daa..f98e890 100644</span><br><span>--- a/src/soc/cavium/cn81xx/Makefile.inc</span><br><span>+++ b/src/soc/cavium/cn81xx/Makefile.inc</span><br><span>@@ -64,6 +64,7 @@</span><br><span> ramstage-y += soc.c</span><br><span> ramstage-y += cpu.c</span><br><span> ramstage-y += l2c.c</span><br><span style="color: hsl(120, 100%, 40%);">+ramstage-y += ecam0.c</span><br><span> </span><br><span> ramstage-y += bl31_plat_params.c</span><br><span> BL31_MAKEARGS += PLAT=t81 M0_CROSS_COMPILE="$(CROSS_COMPILE_arm)" ENABLE_SPE_FOR_LOWER_ELS=0</span><br><span>diff --git a/src/soc/cavium/cn81xx/ecam0.c b/src/soc/cavium/cn81xx/ecam0.c</span><br><span>new file mode 100644</span><br><span>index 0000000..407f287</span><br><span>--- /dev/null</span><br><span>+++ b/src/soc/cavium/cn81xx/ecam0.c</span><br><span>@@ -0,0 +1,91 @@</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * This file is part of the coreboot project.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is free software; you can redistribute it and/or modify</span><br><span style="color: hsl(120, 100%, 40%);">+ * it under the terms of the GNU General Public License as published by</span><br><span style="color: hsl(120, 100%, 40%);">+ * the Free Software Foundation; version 2 of the License.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is distributed in the hope that it will be useful,</span><br><span style="color: hsl(120, 100%, 40%);">+ * but WITHOUT ANY WARRANTY; without even the implied warranty of</span><br><span style="color: hsl(120, 100%, 40%);">+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the</span><br><span style="color: hsl(120, 100%, 40%);">+ * GNU General Public License for more details.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#include <console/console.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <arch/io.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <device/pci.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <device/pci_ops.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <soc/addressmap.h></span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * Functions for accessing PCI configuration space with mmconf accesses</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+#define PCI_MMIO_ADDR(SEGBUS, DEVFN, WHERE, MASK)   \</span><br><span style="color: hsl(120, 100%, 40%);">+                     ((void *)(((uintptr_t)ECAM_PF_BAR2 |\</span><br><span style="color: hsl(120, 100%, 40%);">+                            (((SEGBUS) & 0xFFF) << 20) |\</span><br><span style="color: hsl(120, 100%, 40%);">+                               (((DEVFN) & 0xFF) << 12) |\</span><br><span style="color: hsl(120, 100%, 40%);">+                                 ((WHERE) & 0xFFF)) & ~MASK))</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static uint8_t pci_mmconf_read_config8(struct bus *pbus, int bus, int devfn,</span><br><span style="color: hsl(120, 100%, 40%);">+                                      int where)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+  return read8(PCI_MMIO_ADDR(bus, devfn, where, 0));</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static uint16_t pci_mmconf_read_config16(struct bus *pbus, int bus, int devfn,</span><br><span style="color: hsl(120, 100%, 40%);">+                                        int where)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+        return read16(PCI_MMIO_ADDR(bus, devfn, where, 1));</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static uint32_t pci_mmconf_read_config32(struct bus *pbus, int bus, int devfn,</span><br><span style="color: hsl(120, 100%, 40%);">+                                       int where)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+        return read32(PCI_MMIO_ADDR(bus, devfn, where, 3));</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static void pci_mmconf_write_config8(struct bus *pbus, int bus, int devfn,</span><br><span style="color: hsl(120, 100%, 40%);">+                               int where, uint8_t value)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+     write8(PCI_MMIO_ADDR(bus, devfn, where, 0), value);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static void pci_mmconf_write_config16(struct bus *pbus, int bus, int devfn,</span><br><span style="color: hsl(120, 100%, 40%);">+                               int where, uint16_t value)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+   write16(PCI_MMIO_ADDR(bus, devfn, where, 1), value);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static void pci_mmconf_write_config32(struct bus *pbus, int bus, int devfn,</span><br><span style="color: hsl(120, 100%, 40%);">+                                      int where, uint32_t value)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+   write32(PCI_MMIO_ADDR(bus, devfn, where, 3), value);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static const struct pci_bus_operations pci_ops_ecam0_mmconf = {</span><br><span style="color: hsl(120, 100%, 40%);">+    .read8 = pci_mmconf_read_config8,</span><br><span style="color: hsl(120, 100%, 40%);">+     .read16 = pci_mmconf_read_config16,</span><br><span style="color: hsl(120, 100%, 40%);">+   .read32 = pci_mmconf_read_config32,</span><br><span style="color: hsl(120, 100%, 40%);">+   .write8 = pci_mmconf_write_config8,</span><br><span style="color: hsl(120, 100%, 40%);">+   .write16 = pci_mmconf_write_config16,</span><br><span style="color: hsl(120, 100%, 40%);">+ .write32 = pci_mmconf_write_config32,</span><br><span style="color: hsl(120, 100%, 40%);">+};</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static const struct pci_bus_operations *pci_bus_ecam0_ops(device_t dev)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+       return &pci_ops_ecam0_mmconf;</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+static void pci_domain_set_resources(device_t dev)</span><br><span style="color: hsl(120, 100%, 40%);">+{</span><br><span style="color: hsl(120, 100%, 40%);">+ assign_resources(dev->link_list);</span><br><span style="color: hsl(120, 100%, 40%);">+}</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+struct device_operations pci_domain_ops_ecam0 = {</span><br><span style="color: hsl(120, 100%, 40%);">+  .read_resources = pci_domain_read_resources,</span><br><span style="color: hsl(120, 100%, 40%);">+  .set_resources = pci_domain_set_resources,</span><br><span style="color: hsl(120, 100%, 40%);">+    .enable_resources = NULL,</span><br><span style="color: hsl(120, 100%, 40%);">+     .init = NULL,</span><br><span style="color: hsl(120, 100%, 40%);">+ .scan_bus = pci_domain_scan_bus,</span><br><span style="color: hsl(120, 100%, 40%);">+      .ops_pci_bus = pci_bus_ecam0_ops,</span><br><span style="color: hsl(120, 100%, 40%);">+};</span><br><span>diff --git a/src/soc/cavium/cn81xx/include/soc/ecam0.h b/src/soc/cavium/cn81xx/include/soc/ecam0.h</span><br><span>new file mode 100644</span><br><span>index 0000000..8699410</span><br><span>--- /dev/null</span><br><span>+++ b/src/soc/cavium/cn81xx/include/soc/ecam0.h</span><br><span>@@ -0,0 +1,22 @@</span><br><span style="color: hsl(120, 100%, 40%);">+/*</span><br><span style="color: hsl(120, 100%, 40%);">+ * This file is part of the coreboot project.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright 2016 Rockchip Inc.</span><br><span style="color: hsl(120, 100%, 40%);">+ * Copyright 2018-present Facebook, Inc.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is free software; you can redistribute it and/or modify</span><br><span style="color: hsl(120, 100%, 40%);">+ * it under the terms of the GNU General Public License as published by</span><br><span style="color: hsl(120, 100%, 40%);">+ * the Free Software Foundation; version 2 of the License.</span><br><span style="color: hsl(120, 100%, 40%);">+ *</span><br><span style="color: hsl(120, 100%, 40%);">+ * This program is distributed in the hope that it will be useful,</span><br><span style="color: hsl(120, 100%, 40%);">+ * but WITHOUT ANY WARRANTY; without even the implied warranty of</span><br><span style="color: hsl(120, 100%, 40%);">+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the</span><br><span style="color: hsl(120, 100%, 40%);">+ * GNU General Public License for more details.</span><br><span style="color: hsl(120, 100%, 40%);">+ */</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#ifndef __COREBOOT_SRC_SOC_CAVIUM_COMMON_INCLUDE_SOC_ECAM0_H</span><br><span style="color: hsl(120, 100%, 40%);">+#define __COREBOOT_SRC_SOC_CAVIUM_COMMON_INCLUDE_SOC_ECAM0_H</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+extern struct device_operations pci_domain_ops_ecam0;</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+#endif</span><br><span>diff --git a/src/soc/cavium/cn81xx/soc.c b/src/soc/cavium/cn81xx/soc.c</span><br><span>index ac4139e..3471ce2 100644</span><br><span>--- a/src/soc/cavium/cn81xx/soc.c</span><br><span>+++ b/src/soc/cavium/cn81xx/soc.c</span><br><span>@@ -28,6 +28,7 @@</span><br><span> #include <symbols.h></span><br><span> #include <console/uart.h></span><br><span> #include <fit.h></span><br><span style="color: hsl(120, 100%, 40%);">+#include <soc/ecam0.h></span><br><span> </span><br><span> /* FIXME(dhendrix): Need TZRAM_* definitions from ATF for Cavium */</span><br><span> //#include <arm-trusted-firmware/plat/rockchip/ck3399/include/shared/bl31_param.h></span><br><span>@@ -89,10 +90,13 @@</span><br><span> </span><br><span> static void enable_soc_dev(device_t dev)</span><br><span> {</span><br><span style="color: hsl(0, 100%, 40%);">- dev->ops = &soc_ops;</span><br><span style="color: hsl(120, 100%, 40%);">+   if (dev->path.type == DEVICE_PATH_DOMAIN &&</span><br><span style="color: hsl(120, 100%, 40%);">+                dev->path.domain.domain == 0) {</span><br><span style="color: hsl(120, 100%, 40%);">+            dev->ops = &pci_domain_ops_ecam0;</span><br><span style="color: hsl(120, 100%, 40%);">+      }</span><br><span> }</span><br><span> </span><br><span> struct chip_operations soc_cavium_cn81xx_ops = {</span><br><span>       CHIP_NAME("SOC Cavium CN81XX")</span><br><span style="color: hsl(0, 100%, 40%);">-            .enable_dev = enable_soc_dev,</span><br><span style="color: hsl(120, 100%, 40%);">+     .enable_dev = enable_soc_dev,</span><br><span> };</span><br><span>diff --git a/src/soc/cavium/common/Kconfig b/src/soc/cavium/common/Kconfig</span><br><span>index efa0288..1f68b99 100644</span><br><span>--- a/src/soc/cavium/common/Kconfig</span><br><span>+++ b/src/soc/cavium/common/Kconfig</span><br><span>@@ -4,7 +4,10 @@</span><br><span>      select BOOTBLOCK_CUSTOM</span><br><span>      select CAVIUM_BDK</span><br><span>    select FLATTENED_DEVICE_TREE</span><br><span style="color: hsl(120, 100%, 40%);">+  select PCI</span><br><span> </span><br><span> if SOC_CAVIUM_COMMON</span><br><span style="color: hsl(120, 100%, 40%);">+config MMCONF_SUPPORT</span><br><span style="color: hsl(120, 100%, 40%);">+ def_bool n</span><br><span> </span><br><span> endif</span><br><span>diff --git a/src/vendorcode/cavium/bdk/libbdk-arch/bdk-csr.c b/src/vendorcode/cavium/bdk/libbdk-arch/bdk-csr.c</span><br><span>index e3e582d..7e0755c 100644</span><br><span>--- a/src/vendorcode/cavium/bdk/libbdk-arch/bdk-csr.c</span><br><span>+++ b/src/vendorcode/cavium/bdk/libbdk-arch/bdk-csr.c</span><br><span>@@ -94,7 +94,7 @@</span><br><span>                 bdk_fatal("PCIe CSR access not supported when PCIe not linked in\n");</span><br><span> #endif</span><br><span>       /* FIXME(dhendrix) */</span><br><span style="color: hsl(0, 100%, 40%);">-#if !IS_ENABLED(CONFIG_PCI)</span><br><span style="color: hsl(120, 100%, 40%);">+#if !IS_ENABLED(CONFIG_PCI) || 1</span><br><span>                 bdk_fatal("PCIe CSR access not supported when PCIe not linked in\n");</span><br><span> #else</span><br><span>             union bdk_pcc_dev_con_s dev_con;</span><br><span>@@ -215,7 +215,7 @@</span><br><span>                 bdk_fatal("PCIe CSR access not supported when PCIe not linked in\n");</span><br><span> #endif</span><br><span>            /* FIXME(dhendrix) */</span><br><span style="color: hsl(0, 100%, 40%);">-#if !IS_ENABLED(CONFIG_PCI)</span><br><span style="color: hsl(120, 100%, 40%);">+#if !IS_ENABLED(CONFIG_PCI) || 1</span><br><span>                 bdk_fatal("PCIe CSR access not supported when PCIe not linked in\n");</span><br><span> #else</span><br><span>             union bdk_pcc_dev_con_s dev_con;</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/25750">change 25750</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/25750"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: I881f38a26a165e6bd965fcd73547473b5e32d4b0 </div>
<div style="display:none"> Gerrit-Change-Number: 25750 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Patrick Rudolph <patrick.rudolph@9elements.com> </div>