<p>Duncan Laurie has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/24973">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">mb/google/fizz: Skip FSP init for UART 0<br><br>The GPIO pins for UART 0 on Fizz are routed to the add-in card slot<br>and should not be used as a UART device.  Coreboot it setting the<br>pins to GPIO Mode but FSP is re-configuring them for Native Mode<br>and the behavior is unexpected when the kernel tries to initialize<br>the UART device.<br><br>The UART 0 device is PCI function 0 so it needs to be enabled for<br>other functions to be visible to the OS so it can't just be disabled.<br>Instead, set the device to PchSerialIoSkipInit so that FSP will not<br>change the pin state.<br><br>BUG=b:73006317<br><br>TEST=Tested with add-in card on fizz hardware to ensure the pin state<br>does not change when FSP runs or the kernel boots.<br><br>Change-Id: Id97c1e482ef0d5642fcf9018d802e1d0e073263d<br>Signed-off-by: Duncan Laurie <dlaurie@chromium.org><br>---<br>M src/mainboard/google/fizz/devicetree.cb<br>1 file changed, 1 insertion(+), 1 deletion(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/73/24973/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/mainboard/google/fizz/devicetree.cb b/src/mainboard/google/fizz/devicetree.cb</span><br><span>index 5eeb03c..e7654cf 100644</span><br><span>--- a/src/mainboard/google/fizz/devicetree.cb</span><br><span>+++ b/src/mainboard/google/fizz/devicetree.cb</span><br><span>@@ -304,7 +304,7 @@</span><br><span>                 [PchSerialIoIndexI2C5]  = PchSerialIoPci,</span><br><span>            [PchSerialIoIndexSpi0]  = PchSerialIoPci,</span><br><span>            [PchSerialIoIndexSpi1]  = PchSerialIoDisabled,</span><br><span style="color: hsl(0, 100%, 40%);">-          [PchSerialIoIndexUart0] = PchSerialIoPci,</span><br><span style="color: hsl(120, 100%, 40%);">+             [PchSerialIoIndexUart0] = PchSerialIoSkipInit,</span><br><span>               [PchSerialIoIndexUart1] = PchSerialIoDisabled,</span><br><span>               [PchSerialIoIndexUart2] = PchSerialIoSkipInit,</span><br><span>       }"</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/24973">change 24973</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/24973"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: Id97c1e482ef0d5642fcf9018d802e1d0e073263d </div>
<div style="display:none"> Gerrit-Change-Number: 24973 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Duncan Laurie <dlaurie@chromium.org> </div>