<p>Kane Chen has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/23848">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">skylake: Fixed acpi UPWE disables usb port unexpectedly<br><br>In PORTSC, Port Enabled/Disabled(PED) is RW1CS.<br>When there is a USB device attached on system, current UPWE method<br>will set 1 to PED, this will cause port disabled as it's RW1CS<br><br>This change is inspired by xhci_port_state_to_neutral in linux xhci<br>driver.<br>It will mask all RO and RWS bits and set WDE and WCE.<br><br>Change-Id: Ifd4c2d6640fea538e0ac71d7c5e73ab529e94f42<br>Signed-off-by: Kane Chen <kane.chen@intel.com><br>---<br>M src/soc/intel/skylake/acpi/xhci.asl<br>1 file changed, 13 insertions(+), 6 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/48/23848/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/src/soc/intel/skylake/acpi/xhci.asl b/src/soc/intel/skylake/acpi/xhci.asl</span><br><span>index 08f35bc..f967f65 100644</span><br><span>--- a/src/soc/intel/skylake/acpi/xhci.asl</span><br><span>+++ b/src/soc/intel/skylake/acpi/xhci.asl</span><br><span>@@ -29,14 +29,21 @@</span><br><span>       /* Map ((XMEM << 16) + Local0 in PSCR */</span><br><span>       OperationRegion (PSCR, SystemMemory,</span><br><span>                          Add (ShiftLeft (Arg2, 16), Local0), 0x10)</span><br><span style="color: hsl(0, 100%, 40%);">-      Field (PSCR, AnyAcc, NoLock, Preserve)</span><br><span style="color: hsl(120, 100%, 40%);">+        Field (PSCR, DWordAcc, NoLock, Preserve)</span><br><span>     {</span><br><span style="color: hsl(0, 100%, 40%);">-               , 25,</span><br><span style="color: hsl(0, 100%, 40%);">-           UPCE, 1,</span><br><span style="color: hsl(0, 100%, 40%);">-                UPDE, 1,</span><br><span style="color: hsl(120, 100%, 40%);">+              PSCT, 32,</span><br><span>    }</span><br><span style="color: hsl(0, 100%, 40%);">-       Store (One, UPCE)</span><br><span style="color: hsl(0, 100%, 40%);">-       Store (One, UPDE)</span><br><span style="color: hsl(120, 100%, 40%);">+</span><br><span style="color: hsl(120, 100%, 40%);">+   Store(PSCT, Local0)</span><br><span style="color: hsl(120, 100%, 40%);">+   /*</span><br><span style="color: hsl(120, 100%, 40%);">+     * And port status/control reg with RO and RWS bits</span><br><span style="color: hsl(120, 100%, 40%);">+    * RO bits: 0, 3, 10:13, 30</span><br><span style="color: hsl(120, 100%, 40%);">+    * RWS bits are 5:8, 9, 14:15, 25:27</span><br><span style="color: hsl(120, 100%, 40%);">+   */</span><br><span style="color: hsl(120, 100%, 40%);">+   And (Local0, 0x4E00FFE9, Local0)</span><br><span style="color: hsl(120, 100%, 40%);">+      /* Set WCE and WDE bits */</span><br><span style="color: hsl(120, 100%, 40%);">+    Or (Local0, 0x6000000, Local0)</span><br><span style="color: hsl(120, 100%, 40%);">+        Store(Local0, PSCT)</span><br><span> }</span><br><span> </span><br><span> /*</span><br><span></span><br></pre><p>To view, visit <a href="https://review.coreboot.org/23848">change 23848</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/23848"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: Ifd4c2d6640fea538e0ac71d7c5e73ab529e94f42 </div>
<div style="display:none"> Gerrit-Change-Number: 23848 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Kane Chen <kane.chen@intel.com> </div>