<p>Kane Chen has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/21946">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">mb/google/poppy: enable AER for PCIe root ports<br><br>Enable PCIe Advanced Error Reporting for PCIe<br>root port 2, 3, 4 ,8.<br><br>BUG=b:64798078<br>TEST="lspci" shows that AER is enabled in the capabilities list.<br><br>Change-Id: I6438250d674e7d06cdecd8f25fadebca1973721e<br>Signed-off-by: Kane Chen <kane.chen@intel.com><br>---<br>M src/mainboard/google/fizz/devicetree.cb<br>1 file changed, 16 insertions(+), 0 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/46/21946/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">diff --git a/src/mainboard/google/fizz/devicetree.cb b/src/mainboard/google/fizz/devicetree.cb<br>index 3989ec4..a6280f6 100644<br>--- a/src/mainboard/google/fizz/devicetree.cb<br>+++ b/src/mainboard/google/fizz/devicetree.cb<br>@@ -166,6 +166,10 @@<br>       register "PcieRpClkReqSupport[2]" = "1"<br>   # RP 3 uses SRCCLKREQ0#<br>       register "PcieRpClkReqNumber[2]" = "0"<br>+   # RP 3, Enable Advanced Error Reporting<br>+      register "PcieRpAdvancedErrorReporting[2]" = "1"<br>+ # RP 3, Enable Latency Tolerance Reporting Mechanism<br>+ register "PcieRpLtrEnable[2]" = "1"<br> <br>    # Enable Root port 4(x1) for WLAN.<br>    register "PcieRpEnable[3]" = "1"<br>@@ -173,6 +177,10 @@<br>    register "PcieRpClkReqSupport[3]" = "1"<br>   # RP 4 uses SRCCLKREQ5#<br>       register "PcieRpClkReqNumber[3]" = "5"<br>+   # RP 4, Enable Advanced Error Reporting<br>+      register "PcieRpAdvancedErrorReporting[3]" = "1"<br>+ # RP 4, Enable Latency Tolerance Reporting Mechanism<br>+ register "PcieRpLtrEnable[3]" = "1"<br> <br>    # Enable Root port 5(x4) for NVMe.<br>    register "PcieRpEnable[4]" = "1"<br>@@ -180,6 +188,10 @@<br>    register "PcieRpClkReqSupport[4]" = "1"<br>   # RP 5 uses SRCCLKREQ1#<br>       register "PcieRpClkReqNumber[4]" = "1"<br>+   # RP 5, Enable Advanced Error Reporting<br>+      register "PcieRpAdvancedErrorReporting[4]" = "1"<br>+ # RP 5, Enable Latency Tolerance Reporting Mechanism<br>+ register "PcieRpLtrEnable[4]" = "1"<br> <br>    # Enable Root port 9 for BtoB.<br>        register "PcieRpEnable[8]" = "1"<br>@@ -187,6 +199,10 @@<br>    register "PcieRpClkReqSupport[8]" = "1"<br>   # RP 9 uses SRCCLKREQ2#<br>       register "PcieRpClkReqNumber[8]" = "2"<br>+   # RP 9, Enable Advanced Error Reporting<br>+      register "PcieRpAdvancedErrorReporting[8]" = "1"<br>+ # RP 9, Enable Latency Tolerance Reporting Mechanism<br>+ register "PcieRpLtrEnable[8]" = "1"<br> <br>    register "usb2_ports[0]" = "USB2_PORT_LONG(OC0)"    # Type-C<br>      register "usb2_ports[1]" = "USB2_PORT_MID(OC3)"             # Type-A Rear<br></pre><p>To view, visit <a href="https://review.coreboot.org/21946">change 21946</a>. To unsubscribe, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/21946"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: I6438250d674e7d06cdecd8f25fadebca1973721e </div>
<div style="display:none"> Gerrit-Change-Number: 21946 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Kane Chen <kane.chen@intel.com> </div>