<p>Iru Cai has uploaded this change for <strong>review</strong>.</p><p><a href="https://review.coreboot.org/20808">View Change</a></p><pre style="font-family: monospace,monospace; white-space: pre-wrap;">northbridge/amd/lx: Fix function setShadowRCONF<br><br>GCC found an int-in-bool-context in northbridgeinit.c. The logical<br>`&&` in `if (shadowByte && (1 << bit))` should be changed to bitwise<br>`&`.<br><br>Change-Id: I7d7720121d4730254542372282f5561739e7214b<br>Signed-off-by: Iru Cai <mytbk920423@gmail.com><br>---<br>M src/northbridge/amd/lx/northbridgeinit.c<br>1 file changed, 4 insertions(+), 4 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">git pull ssh://review.coreboot.org:29418/coreboot refs/changes/08/20808/1</pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;">diff --git a/src/northbridge/amd/lx/northbridgeinit.c b/src/northbridge/amd/lx/northbridgeinit.c<br>index f588ead..5d97c08 100644<br>--- a/src/northbridge/amd/lx/northbridgeinit.c<br>+++ b/src/northbridge/amd/lx/northbridgeinit.c<br>@@ -488,7 +488,7 @@<br>        for (bit = 8; (bit > 4); bit--) {<br>          msr.hi <<= 8;<br>           msr.hi |= 1;    // cache disable PCI/Shadow memory<br>-           if (shadowByte && (1 << bit))<br>+          if (shadowByte & (1 << bit))<br>                        msr.hi |= 0x20; // write serialize PCI memory<br>         }<br> <br>@@ -496,7 +496,7 @@<br>     for (; bit; bit--) {<br>          msr.lo <<= 8;<br>           msr.lo |= 1;    // cache disable PCI/Shadow memory<br>-           if (shadowByte && (1 << bit))<br>+          if (shadowByte & (1 << bit))<br>                        msr.lo |= 0x20; // write serialize PCI memory<br>         }<br> <br>@@ -508,7 +508,7 @@<br>     for (bit = 8; (bit > 4); bit--) {<br>          msr.hi <<= 8;<br>           msr.hi |= 1;    // cache disable PCI/Shadow memory<br>-           if (shadowByte && (1 << bit))<br>+          if (shadowByte & (1 << bit))<br>                        msr.hi |= 0x20; // write serialize PCI memory<br>         }<br> <br>@@ -516,7 +516,7 @@<br>     for (; bit; bit--) {<br>          msr.lo <<= 8;<br>           msr.lo |= 1;    // cache disable PCI/Shadow memory<br>-           if (shadowByte && (1 << bit))<br>+          if (shadowByte & (1 << bit))<br>                        msr.lo |= 0x20; // write serialize PCI memory<br>         }<br> <br></pre><p>To view, visit <a href="https://review.coreboot.org/20808">change 20808</a>. To unsubscribe, visit <a href="https://review.coreboot.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://review.coreboot.org/20808"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: coreboot </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: newchange </div>
<div style="display:none"> Gerrit-Change-Id: I7d7720121d4730254542372282f5561739e7214b </div>
<div style="display:none"> Gerrit-Change-Number: 20808 </div>
<div style="display:none"> Gerrit-PatchSet: 1 </div>
<div style="display:none"> Gerrit-Owner: Iru Cai <mytbk920423@gmail.com> </div>